Интегральная матрица накопителя запоминающего устройства
Похожие патенты | МПК / Метки | Текст | Заявка | Код ссылки
Текст
ВСесс; ;.,гО"-А-"НИ ЕИЗОБРЕТЕН ИЯ 393609 Союз СоветскихСоциалист ицесеаРеснубпинК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Зависимое от авт, свидетельства-Заявлено 14 Л.1972 ( 1739780/18-24)с присоединением заявки-. Кл. 611 с 113 Государстеоиай комит Совета Миииотроа ССС ио делам изобретенийи открытий рит Опубл ано 25,Ч 1,1973. Бюллетень М УДК 621.377,622.25а опубликования описания 13.Х 1.19 Авторыизобретения Е, А сьева, Е. Б, Володин, В, И. Гусакова, П. Е. Кандыба, Г. С. Рычков и И, Г, Шкуропат Заявител ИНТЕГРАЛЬНАЯ МАТРИЦАИТЕЛЯ ЗАПОМИНАЮЩЕГО УСТРОЙСТ Н оты продольнунт,и,ровавныи тот факт, что соотношениемнтированных п 1Изобретение относится к области вычислительной технтоки.Известна днтегральная,матрица запоминающего устройсэва, каждая ячейка которой содержит последовательно включенные р-и-р-и диод и,резистор и,каждая из систем шинн,находится на разных сторонах тела матрицы.Для обеспечения односторонней однослойной фазводки предлагается выполнить матрицу,на р-п-р-и диодах, имеющих продольную структуру с зашунтироваоеным переходом рэмиттер-п-база, а одну из систем шнн выполнить в виде п 4-области в слое п-базы. Для упрощения конструкции предлатается в качестве нагрузочного резистора фуикционально использовать участок п-базы.На фиг. 1 изображен эскиз топологии матрицы; на фиг, 2 - эакиз,поперечного сечения одной ячейк 1 и матри 1 цы.Каждая ячейка матрицы аключает продольный р-и-р-п диод, у которого переход рэмиттер 1-пабаза 2 зашунтирован резистором, образованны 1 м,металлической перемычкой 3 и резистором, образованным .слоем и базы 2 непосредственно под р-эмиттером 1. В слое и-базы 2 на некотором расстоянии от шунта 8 выполнена и+-область 4, служащая для контакта с р-эмиттером 1 и являющаяся шиной столбца матрицы. Шина строки 5, к,которои подсоединен аэмиттер б, выполнена путем металлизации.Каждый столбец матрицы имеет общий изолирующий кармаи 7, профиль которого включаетотростки 8 и 9, позволяющие изолировать другот друга ячейки внутри какмана и имеющиеокна, служащие для ограничвния областифункционального натрузочного резистора, вы.полненного в виде участка 10 и-базы 2 между10 и+ -областью 4 и шунтом д,Поле матрицы образуется мультилликацией соответствующего числа столбцов с необходимым,количеством запоминающих р-и-р-идиодных ячеек,15 Спецификой раб ого р-и-р-идиода с одним заш эмиттернымпереходом является работа прибора определяется зарядов наоставшихся незашу ереходах,Р-и-р-и диод может находиться,в двух состояниях - с бельшим поротом включения и с малььм порогом включения. Состояние с малым порогом включения соответствует 1, состояние с большим порогом включения О.Запись 1 осуществляется импульсом положительной полярности, подаваемым на шину столбца, к которой через резистор подключен р-эмиттер чвтырехслойното диода,Стирание (зались О) осуществляется от391609 П р е д м е т и з о б р е т ежи я Составител ская едактор Е, Гончар Корректоры О. Тюрина и С, СатагуловаТехред Е. Борисова Заказ 615/1994ЦНИИ Изд.855 осударственного комитета по делам изобретений Москва, Ж, РаушскаТираж 576Совета Министри открытийиаб д, 4/5 ПодписноСССР Тип. Харьк фил. пред. Патент рицательным импульсам, таюже подаваемым па р-эмиттор диода.Состояние единицы поддеркивается ноложительными .им(пульсами питания алплитуды, меньшей той, которая требуется для записи 1. Та же импульсная последовательность служит для считывания информации о состоянии прибора,1. Интегральная матрица накопителя запоминающего устройства, каждая ячейза которой содвржит последовательно,включенные нагрузочный резистор и р-и-р-и диод, и-эмиттер которого подключен к щине строки, .и отделена от смеженной ячейгки изолирующими областями, отличающаяся тем, что, е целью упрощевия конструкции, в каждой ячейке используется р-и-р-и диод с продольной структу 1 рой с частично зашунгированным переходом р-эмиттер-илбаза, а в слое тг-базы выполне 1 на и+ -область. 1 О2. Матрица по,п, 1, отличающаяся тем, чтонагрузочный резистор выполнен в,виде участка и-базы между и+-областью, )шунтом и изолирующими областями.
СмотретьЗаявка
1739780
Е. А. Афанасьева, Е. Б. Володин, В. И. Гусакова, П. Е. Кандыба, Г. С. Рычков, И. Г. Шкуропат
МПК / Метки
МПК: G11C 11/34
Метки: запоминающего, интегральная, матрица, накопителя, устройства
Опубликовано: 01.01.1973
Код ссылки
<a href="https://patents.su/2-391609-integralnaya-matrica-nakopitelya-zapominayushhego-ustrojjstva.html" target="_blank" rel="follow" title="База патентов СССР">Интегральная матрица накопителя запоминающего устройства</a>
Твердотельная матрица для запоминающегося устройства
Номер патента: 441591
Опубликовано: 30.08.1974
Авторы: Мальцев, Поспелов, Трутнев, Чунихин
МПК: G11C 11/40
Метки: запоминающегося, матрица, твердотельная, устройства
...может быть использовано в вычислительной технике и устройствах автоматики.Известна матрица для запоминающего устройства, содержащая МДП-транзисторы с изменяемым порогом включения, которые по строкам затворами подключены к управляющим шинам, а по столбцам объединены между собой двумя или более шинами. Последнее обстоятельство приводит к усложнению кон струкции матрицы и требует для ее управления источников положительных и отрицательных сигналов.Цель изобретения - упрощение конструкции матрицы. 1Это достигается тем, что в каждом столбце сток предыдущего транзистора соединен с истоком последующего, при этом исток первого транзистора каждого столбца подключен к шине питания, а сток последнего - к шине 2 считывания. На фиг. 1 показана...
Устройство для прошивки матриц долговременных запоминающих устройств
Номер патента: 242234
Опубликовано: 01.01.1969
Автор: Бобров
МПК: G11C 5/02
Метки: долговременных, запоминающих, матриц, прошивки, устройств
...ма,- шинах.После подачи сигнала на считывание числа пересылается параллельным кодом в приемный регистр, построенный на триггерах. Под считывающие щетки 22 подается следующее число, записанное в перфокарте 2 д, и ждет очередного, сипнала на считывание. Число, находящееся в приемочном регистре, хранится в течение а тактов (и - разрядность регистра).При включении двигателя диск 1 и диск 6 с кольцевыми выступами начинают прерывисто двигатьсяКулачок 13 опрашивает разряд за разрядом. За каждый такт должно быть опрошено два соседних разряда, По логической схеме дважды выдается команда на триггер, управляющий работой реле. Реле же управляют работой магнитной головки 9. На управляющий триггер за такт приходят два сигнала: один в тот...
Матрица постоянного запоминающего устройства
Номер патента: 1334180
Опубликовано: 30.08.1987
Авторы: Ильченко, Низовцев, Скрыпов
МПК: G11C 11/40
Метки: запоминающего, матрица, постоянного, устройства
...транзисто 80 2ров 7 и транзисторов 8 действует "0", то вентиль 4 переходит в состояние "1", т.е. разрядная шина 5 заряжается через нагрузочный элемент 6 до высокого уровня.При появлении сигнала на инверсной адресной шине 14 транзисторы 12 закрываются, При этом триггер, образованный вентилями 4 и 9, переходит в режим хранения информации. На адресные шины 3 подаются сигналы, соответствующие высокому уровню логического сигнала, который открывает транзисторы 7. При этом определенные разрядные шины 5 начнут разряжаться через открытые транзисторы 7, По достижении на разрядных шинах 5 напряжения, равного порогу срабатывания триггера, образованного вентилями 4 и 9, начнут закрываться соответствующие транзисторы 13 и шины 10 соответствующих...
Устройство для проверки ферритовых матриц оперативных запоминающих устройств
Номер патента: 364030
Опубликовано: 01.01.1973
Автор: Пашковский
МПК: G11C 11/02, G11C 29/00
Метки: запоминающих, матриц, оперативных, проверки, устройств, ферритовых
...формирователей 4 импульсов токов и управления 5 и проверяемой матрицей.Блок 4 формирователей импульсов токов формирует импульсы токов чтения, записи, запрета. Его вход соединен с блоком 5 управления.Блок 5 управления предназначен для выработки необходимых импульсов и потенциалов, управляющих работой остальных блоков устройства,Схема б определяет конец однократного цикла проверки всех ферритовых сердечников матрицы. Вход этой схемы соединен с выходом регистра 2 адреса, а выход - с входом схемы 9 временной задержки. Схема б выдает сигнал в конце каждого цикла проверки.Генератор 7 импульсов выдает импульсы с определенной частотой. Первый выход 15 схемы 9 временной задержки соединен с входами 15 установки триггеров 12, 18 и 14 в нулевое...
Матрица оперативного запоминающего устройства типа зд
Номер патента: 448482
Опубликовано: 30.10.1974
Авторы: Жучков, Киселев, Кугутов, Микаэлян, Росницкий, Семенова
МПК: G11C 11/06
Метки: запоминающего, матрица, оперативного, типа, устройства
...6 второй секцииобмотки считывания пропущен через группу сердечников, расположенных в первом ряду 22 слева от оси симметрии матрицы, и через группу сердечников, размещенных во втором 20 ряду слева от оси симметрии матрицы. Такимобразом группы 21 сердечников, расположенных по обеим сторонам оси симметрии, прошиты проводами обеих секций обмотки считывания.25 Устройство работает следующим образом.Считывание информации, храняющейся вферритовых сердечниках 1, и ее запись осуществляют путем подачи адресных токов считывания и записи в выбранные координатные 30 обмотки 2 и 3 по координатам У и Х. Длязаписи нуля в обмотку запрета подают ток запрета. При считывании информации в обмотках считывания наряду с сигналом считанной 1 возникают и...
Предыдущий патент: Диодно-емкостное запоминающее устройство
Следующий патент: Запоминающее устройство
Случайный патент: Устройство для контроля проводимости вентилей преобразователя