Биьлио:

Республик Зависимое от авт, свидетельстваКл. С 061 7/50 Заявлено 26.7 71 ( 1664625/18-2 с присоединением заявкиорит Камнтет па делай изобретений н аткрытн при Совете Министров СССРИзобретение относится к вычислительной технике и предназначено для алгебраического суммирования двоично-десятичных кодов.Известен последовательный двоично-десятичный сумматор-вычитатель, содержащий два сумматора со схемами формирования переноса, формирователь инверсного кода, четырехразрядный регистр сдвига, схему коррекции с триггером коррекции, Однако сигнал, подаваемый на вход триггера коррекции, формируется с помощью многокаскадной логической схемы, вносящей задержку,Предлагаемое устройство отличается тем, что выход схемы формирования переноса первого сумматора соединен со входом триггера коррекции, прямой и инверсный выходы которого соединены со входами соответствуюцаих элементов И схемы коррекции, соединенных по,входам с управляющими щинами сложение и вычитание и с выходами соответствующих элементов ИЛИ, входы которых соединены с синхронизирующими входами устройства, выходы элементов И через элемент ИЛИ соединены со входом второго сумматора.Это позволяет упростить устройство и поьысить его быстродействие.На чертеже изображена схема предлагаемого сумматора-вычитателя.Устройство содержит входы 1 и 2 для подачи слагаемых, управляющие шины сложение 3 и вычитание 4, синхронизирующие входы б - 8 для подачи сдвинутых относительсно друг друга синхроимпульсов А, В, С и ип версного синхроимпульса А соответственно,формирователь 9 инверсного кода, выполненный на элементах И 10 и 11, ИЛИ 12, НЕ 13, сумматор 14 со схемой формирования переноса на элементах ИЛИ 15 н 16, 10 И 17 и триггере 18 переноса, четырехразрядный регистр 19 сдвига, сумматор 20 со схемой формирования переноса на элементе И 21 и триггере 22 переноса, схему 23 коррекции на элементах И 24 и 25, ИЛИ 26, 15 27, 28; триггер 29 коррекции, содержащийсобственно триггер 30, элементы И 31, 32,НЕ ЗЗ; выход 34.Два числа в последовательном коде поступают на входы 1 и 2. При выполнении сложе ния на управляющей шине 3 устанавливаетсяуровень 1, а прои выполнении вычитания уровень 1 устанавливается на управляющей шине 4. Нескорректированное значение двоично-десятичной тетрады, полученное на 25 выходе сумматора 14, заносится в регистр 19сдвига. Сигнал переноса, сформированный схемой переноса сумматора 14, записывается в триггер 29 коррекции синхронмпульсом А, возникающим на входе 6 в момент окончания 30 сложения одной двоично-десятичной тетрады..1 пнистров СССР пография, пр, Сапуно Прямой выход триггера 30 соединен с элементом И 25, ца выходе которого формируется корректирую:ций код в случае выполнения операции сложения, так как второй вход этого элемента соединен с управляющей шиной 3, а его третий вход соед;шен с выходом элемента ИЛИ 28, реализующего функцию СоВ, что соответствует последовательному двоичцо-десятичному коду 0110 (+6) . Инверсный выход триггера 30 соединен с элементом И 24, ца выходе которого формируется последовательный корректирующцй код 1010 ( - б) при выполнении операции вычитания, так как ца этом элементе реализуется функция СоА.Выходные сигналы элементов И 25 и 24 подаются ца входы элемента ИЛИ 27, ца выходе которого формируется корректирующий код 1+б) или 1 - б), Выходной сигнал элемента ИЛИ 27 подается ца вход сумматора 20. Скорректированный двоичцо-десятичный код выдается на выход 34. Предмет изобретенияПоследовательный двоичцо-десятичный сумматор-вычитатель, содержащий первый и второй сумматоры со схемами формирования переноса, формирователь инверсного кода, выход которого соединен со входом первого сумматора, .с выходом суммы которого соеди нен вход четырехразрядного регистра сдвига,вход второго сумматора соединен с выходом четырехразрядного,регистра сдвига, с другими выходами которого соединены входы схемы формирования переноса первого суммато ра, схему коррекции, выполненную ца элементах И и ИЛИ, с триггером коррекции, итлачаюш,ийся тем, что, с целью упрощения устройства и повышения его быстродействия, выход схемы формирования переноса первого 15 сумматора соединении со входом триггера коррекции, прямой и инверсный выходы которого соединены со входами соответствующих элементов И схемы коррекции, соединенных по входам с управляющими шинами сло кение и вычитание и с выходами соответствующих элементов ИЛИ, входы которых ссединецы с синхронизирующими входами устройства, выходы элементов И через элемент ИЛИ соединены со входом второго сумма тора.