Постоянное запоминающее устройство

Зависимое от авт. свидетельства1626850118-24) аявлено 11.11.197 присоединением 6 11 с 17/О явки М Комитет по делам изобретений и открыти при Совете Министров СССРПриоритетОпубликовано 23 Л 11.1973. БюллетеньДата опубликования описания ЗХ 11.1973 УДК 681,327.66(088.8 Авторыизобретен Б. Глазк. Д. Глушков Заявите ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ УСТРОИСТВО неко Ши- ерого ния си то- аворудоодного 30 Предлагаемое устройство может быть использовано в вычислительной технике.Известно постоянное запоминающее устройство (ПЗУ), содержащее .два одинаковых дублирующих в работе друг друга блока, од ноименные выходы которых соединены по схеме ИЛИ, а каждый блок имеет адресную часть, накопитель с п-адресными шинами, разрядные усилители, местное управление. При этом схема каждого блока ПЗУ выпал иена так, что появление ложной 1 двоичной информации на любом выходе блока в случае катастрофического отказа деталей событие менее вероятное, чем появление ложного 0.15 Цель изобретения - сокращение оборудования устройства,Это достигается тем, что -я адресная шинапервого накопителя последовательно соедина с (тт - т)-й адресной шиной второго напителя и с -м выходом адресного блока.на стробирования разрядных усилителей пваго накопителя связана с выходом первтакта обращения блока местного управлеПЗУ, а шина стробирования разрядных улителей второго накопителя - с выходом врого такта обращения блока местного упрления ПЗУ.Это дает возможность исключить обвание, эквивалентное адресной части блока без понижения надежности устроиства в целом.На чертеже показана функциональная схема постоянного запоминающего устройства.1-я адресная шина 1 первого накопителя 2 соединена с (тт - т)-й адресной шиной 8 второго накопителя 4, например, последовательно, и эти шины подключены к выходному адресному формирователю б адресной части б первого блока; выход 7 этого формирователя служит т-м выходом адресной части б. Выходы 8 накопителей соединены со своими разрядными усилителями 9, одноименные выходы 10 усилителей 9 - со схемой ИЛИ 11. Шина 12 стробирования разрядных усилителей 9 первого накопителя 2 связана с выходом 18 первого такта обращения блока 14 местного управления ПЗУ, а шина 15 стробирования разрядных усилителей 9 второго накопителя 4 - с выходом 1 б второго такта обращения блока местного управления.Работает схема следующим образом.Обращение к Г 1 ЗУ за искомой информацией происходит в два такта. В первом такте адрес искомой информации подают на адресные шины 17, в соответствие с которым возбуждается, например, т-и выход адресной части б. На выходах 8 первого накопителя 2 появляются сигналы, соответствующие информации т-й адресной шины, а на выходах 8 второго375680 17 накопителя 4 - (и - )-й адресной шины. В первом такте сигнал обращения поступает только на вход 18 первого такта обращения блока местного управления ПЗУ, сигнал стробирования - на разрядные усилители 9 первого накопителя 2. В результате этого на схемы ИЛИ 11 подаются сигналы только с первого накопителя. С выхода схемы ИЛИ сигнал проходит на единичный вход триггера 19 регистра числа.Во втором такте обращения на адресные шины 17 подают обратный код адреса искомой информации, а сигнал обращения - только на вход 20 второго такта обращения блока местного управления ПЗУ. В соответствии с обратным кодом адреса возбуждается (и - )-й выход адресной части б. На выходах 8 второго накопителя 4 появляются сигналы, соответствующие информации -й адресной шины. Сигнал строба с выхода 1 б второго такта обращения блока местного управления ПЗУ поступает на шину 15 стробирования разрядных усилителей 9 второго накопителя, в результате чего выходные сигналы со второго накопителя проходят на схемы ИЛИ 11. Так как информация нашинах в обоих накопителях одна и та же, то на единичные входы триггеров 19 регистра числа во втором такте обращения поступает информация, подтверждающая информацию, считанную в первом такте.Если же в результате катастрофического отказа деталей в одном из тактов, например в первом, по какому-либо разряду отсутствует 1 двоичной информации, то она заносится в регистр числа в дополняющем втором такте обращения. Обращение в обоих тактах происходит по различным адресам (прямой и обратной коды адреса искомой информации),поэтому в адресной части б ПЗУ работаютразличные адресные формирователи 5, в на 5 шем примере -й и (а - )-й формирователи,Следовательно, в адресной части формирователи, соответствующие прямому и обратномукодам адреса резервируют в работе друг друга. В адресной части блока прототипа этого10 резервирования нет. Таким образом, соединение согласно предложенной схеме позволяетустранить оборудование, эквивалентное адресной части одного блока без понижения надежности резервированного ПЗУ,15Предмет изобретенияПостоянное запоминающее устройство, содержащее два накопителя по п чисел, разрядные усилители, подключенные к выходам на 20 копителей, адресный блок схемы ИЛИ, блокместного управления и регистр числа, отличающееся тем, что, с целью сокращения оборудования, -я адресная шина первого накопителя соединена последовательно с (и - )-й25 адресной шиной второго накопителя и с -мвыходом адресного блока, стробирующие входы разрядных усилителей первого накопителясоединены с выходом первого такта обращения блока местного управления, стробируюЗ 0 щие выходы разрядных усилителей второгонакопителя соединены с выходом второго такта обращения блока местного управления, выходы разрядных усилителей одноименных разрядов соединены с входами соответствующейз 5 схемы ИЛИ, выходы схем ИЛИ соединены с соответствующими входами регистрачисла.