Долговременное запоминающее устройство

Номер патента: 729638

Опубликовано: 25.04.1980

Автор: Свердлов

МПК: G11C 11/4193

Метки: долговременном, запоминающем, информации, накопителе, стирания

...дляполного разряда затвора требуется сравнительно большое время (до несколькихминут), А в случае л -канальных ППЗУ,где изолированный затвор закрыт дополнительным затвором, облучаемая плошадьплавающего затвора может быть настоль -ко мала, что время стирания сильно возрастает,11 елью изобретения является уменьше-ние времени стирания информации,Это достигается тем, что одновременно с облучением ультрафиолетовым светом запоминающих МДП-транзисторов суправляющим и изолированным эатвора729638 3ми подают на управляющие затворы напряжение противоположной полярности,чем полярность потенциалов изолированных затворов,На чертеже изображена принципиальная схема устройства, реализующего предложенныйспособ,При стирании информации 1 запись 0"во...

Номер патента: 643973

Опубликовано: 25.01.1979

Автор: Трофимов

МПК: G11C 17/00

Метки: запоминающих, информации, накопителем, неразрушающим, считыванием, элементах

...собой импульсы второго такта и через элемент ИЛИ 11 поступают на второй вход счетчика записи 4, При этом фаза счетчика записи 4 изменяется на один или несколько шагов по сравнению с фазой адресного счетчика считывания 2, причем в этом случае она опережает на оДин или несколько (в зависимости от числа добавочных импульсов второго такта) шагов фазу адресного счетчика считывания 2,Так как при прохождении сигналов по шинам редактирования 9 формирователь 6 не вырабатывает сигнал разрешения записи на третьем выходе, на входе накопителя 1 сигналы записи не появляются и информация, записанная в накопителе, не нарушается,Такое "построение устройства позволяетзначительно сократить количество оборудо вания, поскольку отпадает необходимость в...

Номер патента: 960949

Опубликовано: 23.09.1982

Авторы: Кассихин, Романов

МПК: G11C 8/10

Метки: адресный, дешифратор, запоминающего, полупроводникового, постоянного, устройства

...высоким потенциалом по шине 43 (равнымпотенциалу первой шины питания ,беэ искажения передают высокий потенциал выборки в узле 29 на выходныешины 36 и 37. Нагрузочные транзисторы 408 и 9, 14 и 15 способны из-эа самоограничения тока при потенциалевторой шины 42 питания, равном потенцюалу общей шины при считывании онможет быть также равен потенциалу 45первой шины 40 питания)лишь в совершенно незначительной степени исказитьвыходные потенциалы, отклонив их отзначения потенциала первой шины питания. От этого потенциала заряжаетсятакже узел 31 через транзистор24 в диодном включении, но сверх небольшого тока заряда емкости узла 29в течение короткого времени никакогодругого тока через него больше непротекает.Пусть теперь адресные...

Номер патента: 1795520

Опубликовано: 15.02.1993

Авторы: Лашевский, Попова

МПК: G11C 11/40

Метки: запоминающее, информации, коррекцией, оперативное, полупроводниковое

...и регистров 22 - контрольных разрядов. Выход второго элемента задержки 13 соединен со входом элемента И 26 блоков коррекции 10. Другой вход элемента И 26 соединен с выходом элемента И 29 блока сравнения, Выход элемента И 26 соединен со вторым входом элемента ИЛИ 27, со вторыми входами элементов НЕРАВНОЗНАЧНОСТЬ 18 и входом блока записи контрольного разряда 20,Устройство работает следующим образом,Сигналы с адресных входов 17 устройства поступают на вход дешифратора 3, а с выходов его через адресные усилители 4 - на адресные транзисторы, выбранных дешифратором ячеек памяти 1 и 2 информационных и контрольных разрядов. Информационные сигналы со входов 6 устройства через элементы НЕРАВНОЗНАЧНОСТЬ второго вида 18 подаются на...

Номер патента: 2001431

Опубликовано: 15.10.1993

Авторы: Майзель, Рудый, Стеняев

МПК: G06F 13/00

Метки: внешними, запоминающими, информацией, между, обменом, устройствами, эвм

...7 управления содержит дешифратор 11 старших разрядов адреса, дешифратор 12 младших разрядов адреса, два элемента НЕ-ИЛИ-НЕ 13, 14 и элемент НЕ-И-НЕ 15, Информационные входы дешифратора 11 старших разрядов адреса и дешифратора 12 младших разрядов адреса являются адресным входом дешифратора 7 управления, выход первого элемента НЕИЛИ-НЕ 13 соединен с первым входом второго элемента НЕ-ИЛИ-НЕ 14 и является первым выходом дешифратора 7 управления, первый выход дешифратора 12 млад 5 10 15 20 25 30 35 ших разрядов адреса является вторым выходом дешифратора 7 управле ия, выход элемента НЕ-И-НЕ 15 является третьим выходом дешифратора 7 управления, первый вход элемента НЕ-И-НЕ 15 является управляющим входом дешифратора 7 управления, выход...