Устройство тактовой синхронизации

(51)5 Н 04 1, 7/02 ОПИСАНИЕ ИЗОБРЕТЕНИЯК А ВТОРСКОМУ С 8 ИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГКНТ СССР(21) 4406571/09 (22) 08. 04. 88 (46) 07. 02. 91, Бюл, У 5 (72) Я.М,Радикайнен (53) 621.394.64(088,8) (56) Авторское свидетельство СССР В 1197121, кл. Н 04 1, 7/08, 1985.Авторское свидетельство СССР У 1185632, кл, Н 04 1. 7/08, 1984. (54) УСТРОЙСТВО ТАКТОВОЙ СИНХРОНИЗАЦИИ (57) Изобретение относится к электросвязи и может быть использовано в системах передачи дискретной информации для синхронизации тактовой частоты. Целью изобретения является сокращение времени вхождения в синхронизм. Устройство тактовой синхронизации содержит управляемый делитель 1 частоты, задающий генератор 2, блоки 3,8 и 9 памяти, блок быстрого преобразования Фурье (БПФ) 4, сумматор 5, вычитающий блок 6, блок 7 переключения сигнала ошибки. Для тактовой синхронизации с единичного интервала демодулированного сигнала 801626425 А 1 2снимаются четыре выборки. Информация о тактовой ошибке снимается с первой и третьей выборок единичного интервала, а информация о принадлежности укаэанных выборок к данному единичному интервалу - с второй и четвертой выборок. Сигналы первых выборок заносятся во входную память блока БПФ 4, в котором эти сигналы преобразуются в частотную область. Сигналы определенных частот с выхода блока БПФ 4 суммируются в сумматоре 5 и сумма заносится в блок 3 памяти. Затем во входную память блока БПФ 4 заносятся сигналы третьих выборок, которые также преобразуются в частотную область. В вычитающем блоке 6 определяется разность выходных сигналов сумматора 5 и блока 3 памяти. При установившемся режиме сигналы первых и третьих выборок имеют одинаковые величины, поэтому на выходе вычитающего блока 6 разность равна "0", Сигналы вторых выборок максимальны, а сигналы четвертых выборок минимальны. 1 ил.Изобретение относится к электросвязи и может быть использовано нсистемах передачи дискретной информации для синхронизации тактогойчастоты.Цель изобретения - сокращение времени вхождения н синхронизм.На чертеже представлена структурная электрическая схема устройства 10тактовой синхронизации.Устройство тактовой синхронизациисодержит управляемый делитель 1 частоты, задающий генератор 2, дополнительный блок Э памяти, блок 4 быстрого преобразования Фурье (БПФ), сумматор 5, вычитающий блок 6, блок 7переключения сигнала ошибки, первыйи второй блоки 8 и 9 памяти и аналогоцифровой преобразователь (АЦП) 10.Управляемый делитель 1 частоты содержит формирователь 11 управляющегосигнала и делитель 12 частоты.Устройство тактовой синхронизацииработает следующим образом, 25Для тактовой синхронизации с единичного интервала демодулированногосигнала снимаются четыре выборки. Приэтом четвертая выборка в установившемся режиме приходится между единичными интервалами. Информация о тактовой ошибке снимается с первой и третьей выборок единичного интервала, а информация о принадлежности указанныхвыборок к данному единичному интерва 35лу снимается с второй и четвертойвыборок,С выходной памяти АЦП 10 (котораяявляется входной памятью адаптивногокорректора, работающего в частотнойобласти) заносятся сигналы первых выборок но входную память блока БПФ 4,в котором эти сигналы преобразуютсяв частотную область. Сигналы определенных частот с выхода блока БПФ 4 нсумматоре 5 суммируются и сумма заносится в дополнительный блок Э памяти.Затем во входную память блока БПФ 4заносятся сигналы третьих выборок,которые также преобразуются в частот 50ную область.Сигналы тех же частот, что и вслучае с первыми выборками, суммируются в сумматоре 5. Данная сумма вычитается в вычитающем блоке 6 из сум 55мы, занесенной в дополнительный блокЭ памяти. Полученная разность иэ вычитающе го блока б подае тся че ре 3блок 7 переключения н первый иливторой блок 8 или 9 памяти. При этом,если разность имеет знак плюс , точисло заносится в первый блок 8 памяти, при разности со знаком минус число заносится во второй блок 9 памяти,С выходов первого и второго блока8 и 9 памяти соответственно сигналыпоступают на первый или на второйнходы формирователя 11 управляющегосигнала управляемого делителя 1 частоты, с выхода которого сигнал поступает на тактовый вход АЦП 1 О для получения на выходе АЦП 10 указанныхныборок сигнала.При установившемся режиме сигналы первых и третьих выборок имеютодинаковые величины, поэтому на выходе вычитающего блока 6 разностьравна О. Сигналы выборок максимальны,а сигналы четвертых выборок минимальны.Формула изобретенияУстройство тактовой синхронизации, содержащее последовательно соединенные задающий генератор и управляемый делитель частоты,а также блок переключения сигнала ошибки и первый и второй блоки памяти, причем выход управляемого делителя частоты является выходом устройства, о т л и ч а ющ е е с я тем, что, с целъю сокращения времени вхождения в синхрониэм, введены последовательно соединенные блок быстрого преобразования Фурье, сумматор и вычитающий блок, а также дополнительный блок памяти, при этом второй выход сумматора через дополнительный блок памяти подсоединен к второму входу вычитающего блока, выход которого подсоединен к входу блока переключения сигнала ошибки, первый и второй выходы блока переключения сигнала ошибки, первый и второй выходы блока переключения сигнала ошибки подсоединены соо тве тственно через первый и второй блоки памяти соответственно к первому и второму управляющим входам управляемого делителя частоты, причем входы блока быстрого преобразования Фурье являются входами устройства.