Матричный накопитель

А 1 4 С 1 ЕТ Е ИЗО СВИДЕТЕЛ ЕТЕНИ ИСА ВУ на би ретен тра ь изо сторах, Ц матрично олярных я - упрПоста счет ум тов 13 ощен игаетва пител ся эа одавходя содереме памятакопите о СССР1987.СССР1987,ротв 40 ключ евь выборки мен" иагру" стабиэлемент 14 смещ ня к полуп ройства СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК ГОСУДАРСТВЕННЫЙ КОМПО ИЗОБРЕТЕНИЯМ И ОТНПРИ ГКНТ СССР АВТОРСКОМ(57) Изобретение относитсяводниковым запоминающим ус1449996 вленная цель дос еиьшения количес 14 смещения бла ря объединению ячеекщих в однк столбец.144999 б Матричный накопитель, содержащийэлементы смещения на резисторах ячейки О памятн, включающие два ключевых элемента и два элемента выборки на транзисторах, два нагрузочных элементаи элемент стабилизации на резисторах, первые выводы которых объедине ны и подключены к первой адреснойшине накопителя, второй вывод резистора первого нагрузочного элементаподключен к коллектору транзисторапервого ключевого элемента и базе 0 транзистора второго ключевого элемента, второй вывод резистора второгонагрузочного элемента подключен кколлектору транзистора второго ключевого элемента и базе транзистора 5 первого ключевого элемента, эмиттерытранзисторов элементов выборки подключены соответственно к разряднымшинам накопителя, базы подключенысоответственно к базам транзисторов 40 ключевых элементов, первый вывод резистора элемента стабилизации подключен к эмиттерам транзисторов ключевых элементов, а второй вывод подключен к второй адресной шине нако пителя, первые выводы резисторовэлементов смещения подключены к шиненуленого потенциала накопителя, о тл и ч а ю щ и й с я тем, что, сцелью упрощения матричного накопителя, ячейки памяти в каждом столбце объединены в группы не менее, чемпо две в каждой группе, коллекторытранзисторов элементов выборки объединены и подключены соответственно 55 к вторым выводам резисторов элементов смещения.тираж 590 Подписное Произв.-пслигр. пр-тие, г. Ужгород, у . рл. П оектная, 4 Изобретение относится к полупроводниковым запоминающим устройствамна биполярных транзисторах,Цель изобретения - упрощение матричного накопителя.На чертеже изображена принципиальная электрическая схема матричногонакопителя.Матричный накопитель содержит1 Оячейки 1 памяти, включающие ключевыеэлементы 2 и 3 на транзисторах, элементы 4 и 5 выборки на транзисторах,нагрузочные элементы 6 и 7 на резисторах, элемент 8 стабилизации на резисторе, адресные шины 9 и 10, раз-,рядные шины 11 и 12, элементы 13и 14 смещения, шину 15 нулевого по-:тенциала.В режиме хранения состояния матричного накопителя поддерживаютсяэа счет токов, протекающих в элементах 2 и 3 н направлении от шин 9 кшинам 10. Выборка строки матричногонакопителя в режиме считывания информации осуществляется повьппениемпотенциалов на соответствующих шинах9 и 10, а нужный столбец выбираетсявключением токов считывания в соответствующие шины 11 и 12. Токи считынания включаются в эмиттеры элемен -тов 4 и 5, принадлежащих выбраннойстроке, так как на базах этих элементов 4 и 5 установлены самые высокиепотенциалы по отношению к остальным,связанным с ними по эмиттерам элементов 4 и 5 выбранного столбца матричного накопителя. Базовые потеНциалыэлементов 4 и 5 через эмиттерныер-и-переходы транслируются на шины11 и 12 выбранного столбца. Соотношение уравнений на шинах 11 и 12 идентифицирует состояние выбранной ячейки 1 памяти.В режиме записи информации выбранная ячейка 1 памяти при необходимости устанавливается в противоположное состояние посредством включениядополнительного тока записи в однуиз шин 11 и 12 выбранного столбца,При этом элемент 4 или 5, н эмиттере которого увеличивается ток, входит в режим насыщения в результатеувеличения падения напряжения насоответствующем элементе 13 или 14.Напряжение на коллекторе элемента 4ВНИИПИ Заказ б 970/49 или 5 опускается ниже низкого базового уровня элементов 2 и 3 выбранной строки на величину напряжения отпирания р-и перехода коллектор-база элемента 4 или 5, что приводит к установке на его базе низкого уровня и запиранию связанного с ним по базе элемента 2 или 3.Упрощение матричного накопителя достигается за счет уменьшение количества элементов 13 и 14 благодаря объединению ячеек 1 памяти, входящих в один столбец. Формула изобретения