Мажоритарно-резервированный интерфейс памяти

Союз СоветсниюСоциапистическикРеспублик ОП ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ и 1953639(51)М, Кл.С 06 Г 13/00 С 06 Г 13/00 Н 05 К 10/00 с присоелинением заявки Р 6 3 Ъеуаврсткккый комитет СССР ио делам кзобретенк 11 н открытка(5") МАЖОРИТАРНО-РЕЗЕРВИРОВАННЫЙ ИНТЕРФЕЙС ПАМЯТИ са 13 1Изобретение относится к вычис-, лительной технике и может найти применение при построении высоконадежных резервированных запоминающих устройств вычислительных машин.Известны интерфейсы оперативного запоминающего устройства, содержащие магистрали (набор коллективных шин), к которым подключены ведущие и исполнительные устройства интерфейИзвестны такжеустройства сопряжения ЦВМ и памяти, содержащие адресные и информационные шины связи ЦВМ и памяти, а также управляющие шины сигналов начала и конца обмена (21.Недостатками данных интерфейсов памяти являются, во-первых, низкая надежность, не позволяющая системе 2 о нормально функционировать при наличии отказов и, во-вторых, отсутствие средств оперативного обнаружения неисправности памяти и автоматическо 2го восстановления отказавшего оборудования, за исключением устройств сопряжения во втором примере, в котором обеспечивается возможность оперативного определения отказа хотя и незначительной, но важной части оборудования (блока местного управления памяти), влияющего на выдачу информации из памяти по всем разрядам, Однако и в этом .случае значительная часть оборудования памяти не охватывается контролем, При этом следует заметить, что введение контроля на четность потребовало больших аппаратных затрат (схема свертки, дополнительный разряд памяти по всему массиву памяти и схема анализа четнос" ти), чем затраты оборудования на межканальное сравнение.Наиболее близкой по технической сущности является система обработки данных с резервными блоками, содержащая резервированные блоки памяти, резервированные блоки обработки дан.При отказах в двух каналах какой-либо страницы памяти нормальная работа обеспечивается перестройкой на исправный канал в момент обращения к данной странице памяти, Для 5 этого в соответствующую зону регистра 31 состояния записывается код с единицей в разряде, соответствующем исправному каналу памяти, и нулями в двух других .разрядах эоны, Тогда при обращении к данной странице памяти этот код подается на выходы коммутаторов 32-34 и на выходе мажоритарного элемента 35 сигнал будет отсутствовать, а элементы И 36-38 15 будут открыты по вторым входам и на выходе одного из них выработается сигнал.Таким образом, отсутствие сигнала на блокирующем выходе 16 блока 4 ре конфигурации закроет элемент И 24- 29 в индикаторе 3 брака по первым вхо. дам, а на управляющем выходе 17 (18 или 19), соответствующем исправному каналу, вырабатывается сигнал25Для примера рассмотрим случай, когда исправна страница памяти первого канала 1 (сигнал вырабатывается на управляющем выходе 17 блока 4 реконфигурации). При этом блок 5 при- эо знака канала в первом канале 1 не вырабатывает сигналов ни на первом ни на втором, выходах 20 и 21, так как входной контакт 40 не подключен к выходным контактам 43 и 44, во вто- з 5 ром канале 1 блок 5 признака канала выработает сигнал только на первом выходе 20, так как входной контакт 40 соединен с выходным контактом 44, соединенным только с входом элемен О та ИЛИ 45, а в третьем канале 1 блок 5 признака канала вырабатывает сигнал и на первом и на втором выходах 20 и 21, так как входной контакт 40 соединен с выходным контактом,13, 45 соединенным со вторым выходом 21 и с входом элемента ИЛИ 45. Поэтому во втором и в третьем каналах 1 сигнал с выхода 20 блока 5 признака канала поступает на шифратор 47 и обеспечивается выработка сигналов на обоих выходах дешифратора-шифратора б, которые в этих каналах настраивают коммутатор 2 памяти на пропускание информации с дополнительного информационного входа а в первом каналекоммутатор 2 памяти настраивается всоответствии с кодом на адресном входе дешифратора-шифратора 6. Таким образом, на выходах коммутаторов 2памяти и на соответствующих входахмажоритарных блоков 9 выходной информации памяти будут присутствовать;в первом канале 1 информация, принятая из исправной страницы памяти, вовтором канале - нули (отсутствие сигнала на выходе 21 блока 5 признакаканала), а в третьем канале - единицы (наличие сигнала на выходе 21 блока 5 признака канала).В этом случае на выходы мажоритарных блоков 9 выходной информациии соответственно на первые информационные выходы всех каналов 1 поступает информация из памяти первого канала.Следует отметить, что при отказах разных разрядов выходной информации памяти всех трех каналов работоспособность системы обеспечиваетсяинтерфейсом, включающим режим работыбез перестройки памяти, а исключениевыработки сигналов на выходе прерыва-ния индикатора 3 брака обеспечивается посылкой в соответствующую зонурегистра 31 состояния нулей во всеразряды. При этом на управляющих выходах 17-19 блока 4 реконфигурациипри обращении к данной странице памяти сигналы отсутствуют (элементыИ 36-38 закрыты по первым входам),а элементы И 24-29 закрыты по первым и вторым входам,1Таким образом, предлагаемый мажоритарно-резервированный интерфейс памяти обеспечивает автоматическую перестройку на работу от одного канала для любой страницы памяти без дополнительных затрат времени на перестройку при переходе от одной страницы памяти к другой, не снижая быстродействие системы, при "деградации" памяти, Наличие брака сигнализируется записью кодов в первую и третью зоны регистра 22 неисправности памяти,В табл, 2 приведен пример возможной ситуации, при которой обеспечивается работоспособность устройства с восемью страницами памяти.953639 22 Таблица 2 СтраницапамяКод соответствующей зонырегистра 31состояний Состояние страницы па яти в канале первый канал ти третийканал второйканал Примечание 1 1 р 2 р 3 р 1 1 1 Норма Норма Норма Работа по "два иэтрех", контрольпроводится по всемканалам,2 1 1 О Норма Норма Брак Норма Работа по "два изтрех", контрользаблокирован попервому каналу О 1 1 Брак Норма Норма Норма Брак Брак Прием информации изтретьего канала,контроль заблокирован по трем каналам 5 О О 1 Норма Брак Прием информациииз второго канала,контроль заблокирован по трем каналам. Прием информации изпервого канала, контроль заблокированпо трем каналам. Брак Брак 1 О О Норма Брак в разрядах1 с Брак в разрядах3 Брак в разрядах1 О О О 50 мяти и страницу памяти с отказом. При появлении второго отказа в соответствующей странице памяти сущест" вуют некоторые типы отказов,при которых отказавший канал необходимо определять тестом.Кроме того, следует отметить, что предлагаемое устройство позволяет произвести увели -иие информационно 55 3 1 О 1 Норма Брак 6 О 1 О . Брак Ка к пока эал схемно- технически й анализ, устройство обеспечивает выполнени е зада чи вычи сли тель ной системой при отказахболее чем в одном канале, в том числе и для отдельной страницы памяти. При появлении первого отказа для любой отдельной стра ница памяти регистр 22 неисправности памяти указывает отказавший канал паРабота по "два изтрех", контроль заблокирован по третьему каналу.Работа по "два изтрех", контроль заблокирован по второму каналу. Брак в несовпадающих разрядах (11 ФК 1), работа по "два изтрех", контрользаблокирован потрем каналам953639 24 формула изобретения 23го объема памяти ПЗУ без увеличения разрядности адреса памяти, при снижении требований к его надежности. Это обеспечивается посылкой кодов "001", "010" и "100" в соответствующуо зону 5 регистра 31 состояний, и при каждом из этих кодов информация будет приниматься соответственно из первого, второго и третьего каналов памяти (ПЗУ), Таким образом в разных каналах 10 ПЗУ может храниться различная информация аСокращение затрат оборудования ,1 ля парирования многократных отказов в различных зонах памяти разных ка налов достигается путем совмещения регистром 31 состояния Функции управления мажоритарными блоками, функции Фиксации отказов памяти и функции блокировки контроля, что позво ляет исключить дополнительные управляющие регистры. Увеличение объема диагностичес-кой информации об отказах достигает ся за счет организации одновременного анализа и Фиксации регистрами 22 и 31 сигналов внутриканального контроля., сигналов контроля поразрядного сравнения и сигналов отказа страниц Зо памяти, что позволяет определять место и тип отказа,1, Иажоритарно-резервированный ин терфейс памяти, содержащий в каждом канале мажоритарные блоки адреса, управления, входной информации памя- ао ти, выходной информации памяти и блок сравнения., входы которыхсоединены между собой соответственно через межканальные связи, причем входы блока сравнения соединены с входами мажоритарного блока выходной информации памяти данного и последующих каналов, выходы мажоритарных блоков управления, адреса, входной и выходной информации памяти соединены с соответствующими выходами каналов, а входы мажоритарных блоков управления, адреса, входной информации памяти своего канала соединены соответственно с управляющим,.адресным и первым информационным входами канала, о 1 л и ч а ю щ и й с я тем, что, с целью повышения надежности, контролепригодности и упрощения устройства, он содержит в каждом каналеблок элементов ИЛИ, индикатор брака,коммутатор памяти, дешифратор-шифратор, блок реконфигурации и блокпризнака канала, входы которого соеди.нены с управляющими выходами блокареконфигурации, адресный вход которого соединен с выходом мажоритарногоблока адреса, адресным входом индикатора брака и с адресным входом дешифратора-шифратора, выходы которогосоединены с управляющими входамикоммутатора памяти, информационныевходы которого соединены с вторым,третьим и четвертым информационнымивходами канала, а дополнительныйвход дешифратора-шифратора соединенс первым выходом блока признака канала, второй выход которого соединенс дополнительным информационным входом коммутатора памяти, выход которого соединен с входом мажоритарногоблока выходной информации памяти своего канала и с соответствующим входом блока сравнения, выход которогосоединен с входом блока элементов ИЛИ,выход котороно соединен с входом результата сравнения индикатора бракасвоего канала и с соответствующимивходами индикаторов брака соседнихканалов, при этом первый, второйи третий входы результата сравненияиндикатора брака каждого канала соединены с входами блоков элементовИЛИ соответственно первого, второгои третьего каналов, первый и второйвходы конца обмена каждого каналасоединены с входами конца обмена индикатора брака данного канала и с соответствующими входами конца обменаиндикаторов брака соседних каналов,причем первый и второй входы концаобмена индикаторов брака каждого канала соединены с первым и вторым входами конца обмена первого канала,третий и четвертый входы конца обме"на индикаторов брака каждого каналасоединены с первым и вторым входамиконца обмена второго канала, пятый ишестой входы конца обмена индикаторабрака каждого канала соединены спервым и вторым входами конца обмена третьего канала, блокирующие выходы блока реконфигурации соединеныс блокирующими входами индикаторабрака, кодовый выход и выход прерывания которого соединены соответственно с кодовым выходом и выходомпрерывания канала.2. Интерфейс памяти по и. 1, о тл и ч а ю щ и й с я тем, что в нем индикатор брака содержит регистр неисправности памяти, элемент ИЛИ и шесть элементов И, первые входы которых соединены между собой и с четвертым блокирующим входом индикатора брака, первый блокирующий вход которого соединен с вторыми входами первого и четвертого элементов И, вторые входы второго и пятого элементов И соединены с вторым блокирующим входом индикатора брака, третий блокирующий вход которого соединен с вторыми входами третьего и шестого элементов И, третий и четвертый входы первого элемента И соединены с первым и вторым входами конца обмена индикатора брака, третий и четвертый входы конца обмена которого соединены с третьим и четвертым входами второго элемента И, третий и четвертый входы третьего элемента И соединены с пятым и шестым входами конца обмена индикатора брака, первый вход результата сравнения которого соединен с третьими входами четвертого и шестого элементов И, причем четвертый вход четвертого и третий вход пятого элементов И соединены с вторым входом результата сравнения индикатс ра брака, третий вход результата сравнения которого соединен с четвертыми входами пятого и шестого элементов И, выходы элементов И соединены с входами первой и третьей зон регистра неисправности памяти, вход второй зоны которого соединен с адресным входом индикатора брака, выход. прерывания которого соединен с выходом элемента ИД 1, входы которого соединены с выходами первой и третьей зон регистра неисправности памяти, кодовый выход индикатора брака соединен с выходом регистра не 3639 26исправности памяти, синхронизирующийвход которого соединен с шиной строба,3. Интерфейс памяти по и. 1, о т5 л и ч а ю щ и й с я тем, что внем блок реконфигурации содержит регистр состояния, коммутаторы, мажоритарный элемент, элемент НЕ и триэлемента И, выходы которых соединеныс управляющими выходами блока реконфигурации, адресный вход которогосоединен с управляющими входами ком"мутаторов, причем выходы первых разрядов всех зон регистра состояниясоединены с входами первого коммутатора,. выходы вторых разрядов всех зонрегистра состояния соединены с входами второго коммутатора, а выходытретьих разрядов всех зон регистра20 состояния соединены с входами третьего коммутатора, выходы коммутаторовсоединены с входами мажоритарногоэлемента и с первыми входами элементов И, вторые входы которых соединены между собой и с выходом элементаНЕ, вход которого соединен с выходом мажоритарного элемента, выходыкоммутаторов и мажоритарного элемента соединены с блокирующими выходаЭО ми блока реконфигурации.Источники информации,принятые во внимание при экспертизе1. Каган В.М. и Каневский М.М,Цифровые вычислительные машины и сисзу темы. М., "Энергия", 1973 с. 540546,2. Самофалов К.Г., Корнейчук В.И.и Городний А,В. Структурно-логические методы повышения надежности зао поминающих устройств. М "Машиностроениефф, 1976, с. 5, 57 и 101,рис. 1, 21 и 43.Патент франции й 2.163.284,кл. 6 06 Г 11/20, опублик. 1973 (проТотип), 953639953639 прун СоставительТехред А. Ач Тираж 7318 НИИПИ Государспо делам изо13035, Москва, Ж Заказ 6279/7 Подписноевенного комитета СССРретений и открытий35, Раушская наб., д, 4 Филиал ППП "Патент", г. Ужгор роектна Редактор Т. Кисел Корректор М. Демчик953639 ных соединенные между собой черезмажоритарные элементы, между входами своего и соседнего каналов которыхвключены схемы сравнения 31.Недостатками данного устройстваявляются не достаточно высокая надежность, так как не обеспечивается правильное функционирование системы приотказах в двух и некоторых отказахв трех каналах памяти и отсутствие 10информации о том, в какой части. оборудования памяти проиэошел отказ,при этом сигнал об отказе памяти поступает в блоки обработки данныхтолько двух из трех каналов, что не здостаточно,Общим недостатком известных устройств является то, что они требуютбольших затрат оборудования на выполнение Функции управления мажоритарными органами, функции фиксации отказови Функции блокировки контроляЦелью изобретения является повышение ндежности, контролепригодности и упрощения устройства.Поставленная цель достигается тем, что мажоритарно-резервированный интерфейс памяти, содержащий в каждом канале мажоритарные блоки адреса, уп 30 равления, входной информации памяти, выходной информации памяти и блок сравнения, входы которых соединены между собой соответственно через межканальные связи, причем входы блока сравнения соединены с входами мажоритарного блока выходной информации памяти данного и последующего кана лов, выходы мажоритарных блоков управления, адреса, входной и выходной информации памяти соединены с соответствующими выходами каналов, а входы мажоритарных блоков управления, адреса и входной информации памяти своего канала соединены соответственно с управляющим, адресным и первым информационным входами канала содержит в каждом канале блок элементов ИЛИ, индикатор брака, коммутатор памяти, дешифратор"шифратор, блок реконфигурации и блок признака канала, входы которого соединены с управляющими выходами блока реконфигурации, адресный вход которого соединен с выходом мажоритарного блока адреса, адресным входом индикатора брака и с адресным входом дешифратора-шифратора, выходы которого соединены с управляющими входами коммутатора памяти, информационные входы которого соединены с вторым, третьим и четвертым информационными входами канала. Дополнительный вход дешифратора-шифратора соединен с первымвыходом блока признака канала, второй выход которого соединен с дополнительным информационным входом коммутатора памяти, выход которого соединен с входом мажоритарного блокавыходной информации памяти своего канала и с соответствующим входом блока сравнения, выход которого соединен с .входом блока элементов ИЛИ, выход которого соединен с входом результата сравнения индикатора брака своего канала и с соответствующими входами индикаторов брака соседних каналов, при этом, первый, второй и третий входы результата сравнения индикатора брака каждого канала соединены с выходами блоков элементов ИЛИ соответственно первого, второго и третьего каналов.4 Первый и второй входы конца обмена каждого канала соединены с входами конца обмена индикатора брака данного канала и с соответствующими входами конца обмена индикаторов брака соседних каналов, причем первый и второй входы конца обмена индикаторов брака каждого канала соединены с первым и вторым входами конца обмена первого канала, третий и четвертый входы конца обмена индикатора брака каждого канала соединены с первым и вторым входами конца обмена второго канала, пятый и шестой входы конца обмена индикатора брака каждого канала соединены с первым и вторым входами конца обмена третьего канала, блокирующие выходы блока реконфигурации соединены с блокирующими входами индикатора брака, кодовый выход.и выход прерывания которого соединены соответственно с кодовым выходом и выходом прерывания канала, при этом индикатор брака содержит регистр неисправности памяти, элемент ИЛИ и шесть элементов И, первые входы которых соединены между собой и с четвертым блокирующим входом индикатора брака, первый блокирующий вход которого соединен с вторыми входами первого и четвертого элементов И, вторые входы второго и пятого элементов И соединены с вторым блокирующим входом индикатора брака, третий953639 5блокирующий вход которого соединен с вторыми входами третьего и шестого элементов И третий и четвертый входы первого элемента И соединены с первым и вторым входами конца обмена индикатора брака, третий и четвертый входы конца обмена которого соединены с третьим и четвертым входом второго элемента И, третий и четвертый входы третьего элемента И соединены 1 О с пятым и шестым входами конца обмена индикатора брака, первый вход результата сравнения которого соединен с третьими входами четвертого и шестого элементов И, причем четвертый вход 15 четвертого и третьий вход пятого элементов И соединены с вторым входом результата сравнения индикатора брака, третий вход результата сравнения которого соединен с четвертыми входа ОВми пятого и шестого элементов И, выходы элементов И соединены с входами первой и третьей зон регистра неисправности памяти, вход второй зоны которого соединен с адресным входом 25 индикатора брака, выход прерывания которого соединен с выходом элемента ИПИ, входы которого соединены с выходами первой и третьей зон регист" ,ра неисправности памяти, кодовый выход индикатора брака соединен с выходом регистра неисправности памяти, синхронизирующий вход которого соединен с шиной строба.Блок реконфигурации содержит регистр состояния, коммутаторы, мажоритарный элемент, элемент НЕ и три эле- мента И, выходы которых соединены с управляющими выходами блока реконфигурации, адресный вход которого сое О динен с управляющими входами коммутаторов, причем, выходы первых разрядов всех зон регистра состояния ,соединены с входами первого коммута;тора, выходы вторых разрядов всех 45 зон регистра состояния соединены с входами второго коммутатора, а выходы третьих разрядов всех зон регистра состояния соединены с входами третьего коммутатора, выходы комму 50 татаров соединены с входами мажоритарного элемента и с первыми входами элементов И, вторые входы которых соединены между собой и с выходом элемента НЕ, вход которого соединен с55 выходом мажоритарного элемента, выходы коммутаторов и мажоритарного элемента соединены с блокирующими выходами блока реконфигурации. 6Это позволило сохранить работоспособность вычислительных средств, использующих предложенное устройство при одновременных отказах в двух каналах памяти в стольких страницах па. мяти сколько трехразрядных зон имеет регистр состояния в блоке реконфигурации. При этом перестройка на исправный канал при переходе от одной страницы памяти к другой производитя без снижения быстродействия работы устройства, с учетом того, что в разных страницахпамяти исправными могут оказаться разные каналы, Кроме того, сигнал об отказе какого- либо канала памяти при обращении к . любой зоне памяти поступает в три канала, однозначно указывая на канал (первая и третья эоны регистра неисправности памяти) и на зону памяти, при работе с которой получен брак (вторая зона регистра неисправности памяти). При этом наличие сигналов о браке в первой и третьей зонах регистра неисправности памяти указывает на отказ в устройстве управления памяти; если на отказ указывает только третья зона регистра неисправности памяти то это значит, что устройство управления памяти исправно. Если на отказ указывает толька первая зона регистра неисправности памяти, то это указывает на обрыв связи между памятью и интерфейсом по входу конца обмена соответствующего канала интерфейса. На фиг. 1 а, 1 Ь дана блок-схема трехканалов мажоритарно-резервированногоинтерфейса памяти; на фиг. 2 - структурная схема индикатора брака; нафиг. 3 - структурная схема блока реконфигурации; на фиг. 4 - структурная схема блока признака канала длякаждого канала; на фиг. 5 - структурная схема дешифратора-шифратора;на фиг, 6 - структурная схема регистра неисправноСти памяти,Предлагаемый мажоритарно-резервированный интерфейс памяти (фиг. 1 а"1 Ь) содержит три канала 1. Каждыйканал 1 содержит коммутатор 2 памяти, индикатор 3 брака, блок 4 реконфигурации, блок 5 признака канала,дешифратор-шифратор 6, блок 7 сравнения, блок элементов ИЛИ 8, мажоритарный блок 9 выходной информациипамяти, мажоритарный блок 10 входнойинформации памяти, мажоритарный блок1 О 7 95311 адреса и мажоритарный блок 12 управления, выход которого соединен с управляющим выходом каналаБлок элементов ИЛИ 8 представляет собой Элемент ИЛИ, число входов ,5 которого равно разрядности информации, Названия "мажоритарный блок" и "блок сравнения" обозначают многоразрядные блоки, в каждом разряде которых задействован мажоритарный элемент и .элемент сравнения, соот,ветственно.Адресный вход канала 1 соединен г межканальным адресным выходом И( О, О) и с входом мажоритарно го блока 11 адреса, другие входы которого соединены с межканальными адресными входами О и О ( О и 01 ,а и с), а выход мажоритарного блока11 адреса соединен с адресными вхо дами индикатора 3 брака, блока 4 реконфигурации и дешифратора-шифратора 6 и с адресным выходом канала 1. Пер вый и второй входы конца обмена соединены с первым и вторым (третьим и 25 четвертым; пятым и шестым) входами конца обмена индикатора 3 брака и с межканальными выходами конца обмена Ьи Ь - первая цифра двухзначного индекса при Ь обозначает номер выхо- з 0 да (входа), а вторая цифра индекса обозначает номер канала 1, являющегося источником сигнала (В и Ь, Ь и Ъ ) канала 1, межканальныевходы конца обмена Ъ у, ЬЬ з " з 5Ъ(Ь 5 Ъ у Ь и и Ъ ф Ьн 1 Ь 21 ф Ь и Ъ ) которого соединены с третьим, четвертым, пятым и шестым (пятым, шестым, первым и вторым; первым, вторым, третьим и четвертым) входами конца обмена индикатора 3 брака. При обозначениях используются межканальные выходы и входы для первого канала 1, дпя второго и третьего каналов 1 обозначения указываются в скобках. Входы конца обмена - это входы устройства, на которые из памяти выдается сигнал об окончании цикла работы памяти, т.е. о готовности информации.Выход блока 7 сравнения соединен с50входом блока элементов ИЛИ 8, выход которого соединен с первым (вторым; третьим) входом результата сравнения индикатора 3 брака и с иежканальным выходом С(С , С 5) результата сравне 55 ния канала 1, межканальные входы СС(Си С, Си С) результата сравнения которого соединены со вто 39 8рым и третьим (третьим и первым; первым и вторым) входами результата сравнения индикатора 3 брака, кодовой выход и выход прерывания которого соединены соответственно с кодовым выходом и выходом прерывания канала 1. Первый .информационный вход каналасоединен с межканальным информационным выходом д(3; 3) и с первым входом мажоритарйого блока 10 входной информации памяти, другие входы которого соединены с межканальными инФормационными входами сну и Ц ( ДЪ 7 и с 1; д и д) канал 1, первый инФормационный выход которого соединен с выходом мажоритарного блока 9 выходной информации памяти, первый вход которого, соединен с первым входом блока 7 сравнения, с выходом коммутатора 2 памяти и с межканальным информационным выходом В( 8, с 5) канала 1, межканальйый информационный вход Я( е, 8) которого соединен с вторым входом мажоритарного блока 9 выходнои информации памяти, третий вход которого соединен с вторым входом блока 7 сравнения и с межканальным информационным входом 6(8, 8) канала 1. Управляющий вход канала сОединен межканальным выходом Е"( 1, 1 ) управления и с первым входом мажоритарного блока 12 управления, другие входы которого соединены с межканальными входами 1 и( 1 и 1, 1 и 1 г ) управления, Первый второй, третий и четвертый блокирующие выходы 13- 16 блока 4 (фиг. 2) реконфигурации соединены с первым, вторым, третьим и четвертым блокирующими входами индикатора 3 брака. Первый, второй и третий управляющие выходы 17-19 блока 4 реконфигурации соединены с первым, вторым и третьим входами блока 5 признака канала, первый выход 20 которого соединен с дополнительным входом дешифратора-шифратора 6, выходы которого соединены с управляющими входами коммутатора 2 памяти. Второй выход 21 блока 5 признака канала соединен с дополнительным информационным входом коммутатора 2 памяти, первый, второй и третий информационные входы .которого соединены с вторым, третьим и четвертым инфор-. мационными входами канала 1, второй информационный выход которого соединен с выходом мажоритарного блока 10 входной информации памяти. Каналы 1 соединяются таким образом межканаль9 953639 10ными связями, что одна и та же межканальная связь указана одинаково, например, межканальный адресный выходО, первого канала соединен с межканальными адресными входами О второго и третьего каналов 1.Буквенные обозначения межканальных входов и выходов с одними и теми же индексами означают одни и те.же межканальные связи, которые на 10чертеже не проложены, чтобы не "затемнять" чертеж.Индикатор 3 брака (фиг. 2) содержит регистр 22 неисправности памяти,элемент ИЛИ 23 и шесть элементов 15И 24-29, Регистр 22 неисправностипамяти запоминает и выдает информацию о странице памяти с неисправ.ностью (вторая зона регистра 22) иоб отказавших каналах в данной странице причем первая зона фиксируетотказы, приводящие к выдаче неверной информации по всем разрядам,а третья зона фиксирует отказы отсхем поразрядного сравнения. Элемент.ИЛИ 23 сигнализирует о наличии брака,а элементы И 24-29 выделяют канал,в котором отказала память, 32-34 с первыми входами элементовВыходы элементов И 24-26 соедине- И 36-38 и с входами мажоритарногоны с входами первой зоны регистра 22 .з 0 элемента 35, выход которого соединеннеисправности памяти, входы третьейзоны которого соединены с выходамиэлементов И 27-29,35, элементы И 36-38 и элемент НЕ 39,выход которого соединен со вторымивходами элементов И 36-38, выходы которых соединены соответственно с первым, вторым и третьим управлящими выходами 17-19 блока 4 реконфигурации,первый, второй и третий блокирующиевыходы 13-15 которого соединены соответственно с выходами коммутаторов с входом .элемента НЕ 39 и с четвертым блокирующим выходом 16 блокареконфигурации, адресный вход которого соединен с управляющими входамикоммутаторов 32-34. Регистр 31 состояния разбит на зоны по три разряда в каждой. Каждая зона регистра31 состояния приводится в соответствие группе адресов памяти (назовем"страницей" памяти). Выходы первых разрядов всех зон регистра 31 состояния соединены с входами первогокоммутатора 32, который приводитсяв соответствие к работе от памяти первого канала 1 интерфейса. Выходывторых разрядов всех зон регистра 31состояния соединены с входами второго коммутатора 33, который приводится в соответствие к работе от памятивторого канала 1 интерфейса. Выходытретьих разрядов всех зон регистра31 состояния соединены с входамитретьего коммутатора 34, который приводится в соответствие к работе отпамяти третьего канала 1 интерфейса.Соответствие регистра 31 состоянияадресуемому полю памяти показано втабл. 1. Адресный вход индикатора 3 брака соединен с входом второй зоны регистра 22 неисправности памяти, синхронизирующий вход которого соединен с шиной 30 строба. Выходы всех трех зон регистра 22 неисправности памяти 40 соединены с кодовым выходом индикатора 3 брака, выход прерывания которого соединен с выходом элемента ИЛИ 23, входы которого соединены с выходами первой и третьей зон регистра 22 не ,исправности памяти. Первые входы элементов И 24-29 соединены с четвертым блокирующим входом индикатора 3 брака, первый блокирующий вход которого соединен со вторыми входами элементов И 24 и 27. Вторые входы элементов И 25 и 28 соединены с вторым блокирующим входом индикатора 3 брака, третий блокирующий вход которого соединен с вторыми входами элементов55 И 26 и 29. Третий и четвертыи входы элемента И 24 соединены с первым и вторым входами конца обмена индикатора 3 брака, третий и четвертый входы конца обмена которого соединены с третьим и четвертым входами элемента И 25. Третий и четвертый входы элемента И 26 соединены с пятым и шестым входами обмена индикатора 3 брака, первый вход результата сравнения которого соединен с третьими входами элементов И 27 и 29. Четвертый вход элемента И 27 соединен с третьим входом элемента И 28 и с вторым входом результата. сравнения индикатора 3 брака, третий вход результата сравнения которого соединен с четвертыми входами элементов И 28 и 29.Блок 4 реконфигурации (фиг. 3) содержит регистр 31 состояния, коммутаторы 32-34, мажоритарный элемент953639 12Таблица 1 Разряды каждой зоны регистра Зоны регистра состояний1 я страница3-го канала 1-я зона 1-я страница2-го канала 1-я страница1-го канала и-я страница1-го канала и-я зона и-я страница2-го канала и-я страница3-го канала Блок 4 реконфигурации служит для запоминания состояния об отказах в страницах памяти, для блокировки запоминания отказов .существующих и уже известных, а также для 1 управления перестройкой памяти на один канал, при необходимости.Каждый блок 5 признака канала(Фиг. 4) содержит входные контакты 40-42,соединенные соответственно с первыми, вторым и третьим входами блока 5 признака канала, выходныеконтакты 43 ц 44 и элемент ИЛИ 45,выход которого соединен с первым выходом 20 блока 5 признака канала,второй выход 21 которого соединен свыходным контактом 43 и первым входом элемента ИЛИ 45, второй вход которого соединен с выходным контактом 44. Соединение входных контактов 40-42 и выходных контактов 43 и 44 производится таким образом, что в первом канале 1 входной контакт 40 не задействован, входной контакт 41 соединен с выходным контактом 43, входной контакт 42 соединен с выходным контактом 44. Во втором канале 1входной контакт 40 соединен с выходным контактом 44, входной контакт 41 не задействован а входной контакт 41 соединен с выходным контак. том 43. В третьем канале 1 входной контакт 46 соединен с выходным контактом 43, входной контакт 41 соединен с выходным контактом 44, а входной контакт 42 не задействован,Дешифратор-шифратор 6 (фиг, 5)содержит дешифратор. 46 и шиФратор 47два выхода которого соединены с выходами дешифратора-шифратора 6, адресный вход которого соединен с входомдешифратора 46, выходы которого соем д иены с входами шифратора 47, допонительный вход которого соединен сдополнительным входом дешифраторашифратора 6. Дешифратор 46 распознает номер страницы памяти, с которойпроисходит обмен, а шифратор 47 производит настройку соответствующимобразом коммутатора 2 памяти.Регистр 22 неисправности памяти(Фиг. 6) содержит и элементов аоИ-ИЛИ 48 и элементов И-ИЛИ 49 и элеФменты НЕ 50 и 51, где и разрядностьрегистра 22 неисправности памяти, Выходы элементов И-ИЛИ 48-48соединены с первыми своими входами и образуют выходы регистра 22 неисправности памятиВторые входы элементов И-ИЛИ 48-48 соединены между собой, с синхронизирующим входом регистра 22 неисправности памяти и свходом элемента НЕ 50, выход которого соединен с четвертыми входами элементов И "ИЛИ 481-48 , с вторыми входами элементов И-ИЛИ 49-49 п и с входом элемента НЕ 51, выход которогосоединен с четвертыми входами элементов И-ИЛИ 49-49 п.Выходы элементов И-ИЛИ 49-49 псоединены с первыми своими входамии третьими входами одноименных элеВходная информация Входная информация Принцип работы предложенного устройства заключается в том, что оно, кроме передачи сигналов между памятью и вычислительными блоками, обеспечивает Фиксацию информации об отказах с выделением отказавших каналов и отказавших страниц памяти в этих каналах, При этом отказы классифицируются на два типа и фиксируются в соответствующих зонах регистра 22 неисправности памяти. В первую зону регистра 22 неисправности памяти записывается информация об отказе оборудования памяти, которое влияет на выдачу информации по всем разрядам памяти, а в третью зону регистра 22 неисправности памяти записывается информация от схем поразрядного сравнения, Таким образом, наличие информации о браке в первой и третьей зонах регистра 22 неисправности памяти говорит об отказе оборудования памяти, влияющего на выдачу инФормации по всем разрядам, наличие информации о браке только в третьей зоне регистра 22 неисправности памяти говорит от отказе только в одном или в нескольких разрядах, а наличие инФормации о браке только в первой зоне регистра 22 неисправности памяти говорит от отказе типа обрыв по входам конца обмена с памятью.Кроме того, данный интерфейс памяти позволяет производить блокировку записи в регистр 22 неисправности 13 " ф 9536 ментов И-ИЛИ 48-48. Входы регистра 22 неисправности памяти соединены с третьими входами элементовИ-ИЛИ 49-"9Перед описанием работы устройства вцелом опишем принцип работы регистра 22 неисправности памяти (фиг.б). Запись информации в регистр 22 неисправности памяти производится по заднему фронту строба, поступающего 1 о с шины 30 на синхронизирующий вход регистра 22 неисправности памяти. При поступлении сигнала с шины 30 строба на вторые входы элементов И-ИЛИ 48-48 (фиг, 6) на их выходах 15 удерживается предшествующее состояние, так как наличие сигнала на вторых элементов И-ИЛИ 48-48 п замыкает обратную связь с их первых ходов на выходы. юНа выходе элемента НЕ 50 сигнал пропадает и тем самым снимается сигнал со вторых входов элементов И-ИЛИ 49-49., что разрывает обратную связь с первых входов элементов 25 И-ИЛИ 49-49 на их выходы. На выходе элемента НЕ 51 появляется сигнал, который поступает на четвертыевходы элементов И-ИЛИ 49-49 л, разрешая тем самым прохождению сигналов с входов регистра 22 неисправности памяти на выходы соответствующих элементов И-ИЛИ 49-49 п.По окончании сигнала на шине 30 строба появляется сигнал на выходе элемента НЕ 50, а затем пропадает сигнал на выходе элемента НЕ 51.При этом на элементах И-ИЛИ 49,-4, удерживается состояние их выходов на момент окончания сигнала на шине 40 30 строба, а на выходе элементов, И-ИЛИ 48-48(выходы регистра 22 неисправности памяти) подается состояние выходов элементов И-ИЛИ 49-49 ц. Таким образом в регистре 22 неисправ ности памяти запоминается состояние его выходов в момент наступления заднего фронта сигнала на шине 30 стробов. Следовательно, элементы памяти регистра 22 неисправности памяти переключаются, аналогично 3 К-триггерам, по заднему фронту синхросигнала, однако, не требует для правильного их срабатывания появления истинного сигнала на их информационных входах55 до поступления синхросигнала, как показано ниже. С другой строны, затраты логических элементов оборудования на реализацию элементов памяти 39регистра 22 неисправности памяти меньше чем на реализацию 3 К-триггеров.Временная диаграмма работы 3 К-триг. гера, где с - время переходных процессов в триггере: Синхронизирующий сигнал Временная диаграмма работы триггеров, на.которых построен регистр 22 неисправности памяти; Синхронизирующий сигнал953639 16 Предлагаемое устройство также позволяет осуществить оперативное переключение с одного канала на другойпри переходе от одной страницы памятИ, исправной только в одном канале,к другой странице памяти, исправнойтолько в одном (другом по отношениюк предыдущей странице памяти) канале,Этим самым обеспечивается перестройка на один исправный канал памятипри двух других отказавших.Мажоритарно-резервированный интерфейс памяти работает следующимобразом.Исходное состояние регистра 22 неисправности памяти перед началомработы нулевое, а регистра 31 состояния в блоке 4 реконфигурации - единичное, при этом на выходе прерывания каждого канала 1 сигнал отсутствует, сигналы отсутствуют и на управляющих выходах 17-19 блока 4 реконфигурации, Сигналы с выходов регистра 31 состояния поступают через ком"мутаторы 32-34 на выход мажоритарного элемента 35.При этом сигнал на выходе элемента НЕ 39 отсутствует, что определяет отсутствие сигналов на управляющих выходах 17-19 блока 4 реконфигурации. На блокирующих выходах 13-16блока 4 реконфигурации присутствуютсигналы; которые по первым и вторымвходам открывают элементы И 24-29в индикаторах 3 брака.Отсутствие сигналов на входах блока 5 признака канала определяет отсутствие сигнала на первом ее выходе20 и соответственно на дополнительном входе дешифратора-шифратора 6,который при этом работает следующимобразом. На адресный вход дешифратора-шифратора 6 поступает старшаячасть адреса, в которой закодированы номера страниц памяти, Память в общем случае состоит из ОЗУ, ПЗУ, и памяти пульта управления, разбитых на страницы и составляющих полное поле памяти. Дешифратор 46 дешифрирует номера страниц, Примем кодировку выходов шифратора 47, управляющего коммутаторов 2 памяти для 45 50 55 памяти информации о браке уже известном и зафиксированном в регистре31 состояния (нуль в соотве 1 ствую"щем разряде соответствующей зоны регистра 31,состояния), чтобы исключить выработку сигнала прерывания отуже известных браков в памяти,5 о 5 20 25 зо 35 40,пропуска соответствующей информацииследующим образом: отсутствие сигналов соответствует обращению к ОЗУ,наличие сигнала на одном выходе соответствует обращению к ПЗУ; наличие сигнала на другом выходе соответствует обращению к памяти пульта,а наличие сигнала на двух выходахшифратора 47 соответствует настройкекоммутатора 2 памяти на пропусканиеинформации с дополнительного информационного входа. При такой кодировке выходов шифратора 47 дешифратор 46не вырабатывает сигналов на выходахпри обращении к ОЗУ, а выработкасигналов на двух выходах шифратора47 происходит только при наличии сигнала на дополнительном входе дешиф,ратора-шифратора 6.На входах конца обмена канала 1присутствуют сигналы, при этом приобращении к ОЗУготовность ОЗУ сигнализируется снятием сигнала по одним входам конца обмена канала 1,а при обращении к ПЗУ готовность ПЗУсигнализируется снятием сигнала подругим входам конца обмена каналов 1.Если в каком-либо канале 1 сигналконца обмена по соответствующему входу канала 1 не снимется, это соответствует отказу устройства управления соответствующего вида памяти.Необходимость введения аналогичногосигнала для памяти пульта управленияотсутствует по двум причинам, во-первых, пульт управления является технологической сервисной аппаратуройк которой не предьявляются жесткиетребования по надежности и, во-вторых, в пульт управления можно встроить средства контроля его оборудования, не затрагивая основное оборудование вычислительных средств,Таким образом, при работе с памятью управляющие сигналы (обращение ЗУ, запись ОЗУ) с управляющих входов каналов 1 через мажоритарные блоки 12 управления поступают на управляющие выходы каналов 1, коды адресов с адресных входов каналов 1, через мажоритарные блоки 11 адреса поступают на адресные выходы каналов 1, а информация, в случае записи в ОЗУ, с первых информационных входов каналов 1 через мажоритарные блоки 10 входной информации памяти подается на вторые информационные выходы каналов. При чтении информации из памяти данная информация через один из вхо953дов коммутатора 2 памяти поступает навходы мажоритарных блоков 9 выходнойинформации памяти и блоков 7 сравнения,С выхода мажоритарных блоков 9 выходной информации памяти информацияпоступает на первые информационныевыходы каналов 1.В конце обращения к памяти на шине 30 строба вырабатывается сигнал, 10по которому во вторую зону регистра22 неисправности памяти записываетсястаршая часть адреса (номер страницы),в первую зону регистра 22 запишетсяединица в первый (второй; третий) 15разряд, если на соответствующем вхо-.де конца обмена первого (второго;третьего) канала 1 не снимется сигнал, а в третью зону регистра 22запишется единица в тот разряд, который соответствует каналу 1; на выход коммутатора 2 памяти которогопоступает информация отличная отинформации в двух других каналах .1,и вызывающая выработку сигнала на 2выходе блока элементов ИЛИ 8 в соответствующих каналах 1, Так, например, при браке в информации первого канала 1 на выходах (в соответствующих разрядах) блоков 7 сравнения первого и второго каналов 1 ина выходах блоков элементов ИЛИ 8этих же каналов 1 выработаются сигналы,при этом сработают только элементы И 27 во всех каналах 1 и в разрядрегистров 22 всех каналов 1, соответствующий первому каналу 1, запишется единица.Наличие единицы хотя бы в одномиз разрядов первой .и третьей зон регистра 22, поступившей на вход элемента ИЛИ 23 обуславливает выработкусигнала на выходах прерывания каналов 1, при этом на кодовые выходы каналов 1 выдается информация о канале,имеющем брак (выходы первой и третьей зон регистра 22), и о бракованнойстранице памяти (выход второй зонырегистра 22).Сигналы о браке из первой зоны регистра 22 при наличии сигнала о бра"ке со второй эоны регистра 22 свидетельствуют об опасных видах отказов, так как в этом случае информация искажается во всех разрядах всоответствующем канале 1. Наличие. 55сигнала о браке в третьей зоне регистра 22, при отсутствии сигнала обраке в соответствующем канале 1 в639 18первой зоне регистра 22, соответствует менее опасным типам отказов(например, отказ по какому-либо разряду), Если же первая зона регистра22 сигнализирует о браке, а третьяэона регистра 22 находится в нулевомсостоянии, то это указывает на отказтипа обрыа по соответствующему входу;конца обмена (вход, по которому имевтся обрыв определяется по коду впервой зоне регистра 22),Для того, чтобы в дальнейшем, приобращении к страниЦе, отказ которойраньше фиксировался, не вырабатывался сигнал на выходах прерыванияканалов 1, в соответствующий разрядсоответствующей зоны регистра 31 со 1 стояния в блоке 4 реконфигурации за,писывается нуль. Тогда при обращении к данной странице памяти коммутаторы 32-34 настраиваются на пропускание содержимого соответствующейзоны регистра 31 состояний, в одномиз разрядов которого записан нуль,При этом на выходе мажоритарного элемента 35 по прежнему вырабатываетсясигнал и на управляющих выходах блока 4 реконфигурации сигналы отсутствуют,Ка одном из блокирующих выходах13-15, соответствующем каналу 1 сотказавшей страницей памяти, сигналотсутствует, поэтому одна из пар элементов И 24 и 27, 25 и 28 или 26и 29 будет закрыта по вторым входами сигнал об отказе в соответствующемканале памяти не запишется в регистр22 неисправности памяти. При отказахв других каналах этой же страницы памяти сигналы о браке будут записываться в регистр 22 неисправностипамяти. Если второй отказ проявляется только в отдельных разрядах выходной информации памяти ( наличие информации об отказе только в третьейзоне регистра 22 неисправности памяти), то существует вероятность того,что содержимое третьей зоны регистра 22 укажет на отказ в исправном,а не в неисправном канале 1 (этотслучай возможен тогда, когда второйотказавший канал памяти будет иметьотказы в тех же разрядах и того жехарактера - ложная единица или ложный нуль, - что и в первом отказавшемканале памяти). Поэтому для локализации неисправного канала памяти вэтом случае необходима проверка тестом,