Устройство для сложения (i)

(21 (22 (46 (71 те (72 цо (56 Эл И с.8 (54 (57 но 4801601/2429.12.8930,08.93, Бюл. ЬЬ 32Институт точной механики и вычислиьной техники им.С.А.ЛебедеваВ.Я.Горштейн, А.И.Грушин и С.Р.ШевПроцессор, Техническое описание МВК брус-Б. Ч.4. Арифметическое устройство 13.055.045. ТОЭ - М,: ИТМ и ВТ, 1988, - 124, рис,5 - 22,УСТРОЙСТВО ДЛЯ СЛОЖЕНИЯИзобретение относится к вычислитель- технике и может быть использовано при проектировании арифметических устройств высокой производительности. Цель изобретения - повышение быстродействия. Устройство для сложения состоит из цепей, осуществляющих сложение вещественной части числа и целочисленное сложение, Введение нормализатора целого правого числа, сдвигателя правого числа, коммутатора результата целого числа, нормализатора результата целых чисел, узла обращения суммы целого числа, сумматора мантисс целого числа, узла обращения целого правого числа позволяет осуществлять параллельное вычисление вещественного и целого чисел, 3 ил.Изобретение относится к вычислительной технике и может быть использовано при проектировании арифметических устройств выс кой производительности. Цель изобретения - повышение быстротвия.На фиг,1 а - в представлена функционая схема устройства для сложения на2 а и 2 б - функциональная электричесхема входного сумматора поряд%а; на3 - схема узла управления,дей нал фиг ска фиг хранения тега результата, коммутатор а результата, выходной сумматор 3 поов, с первого по шестой промежуточрегистры 4 - 9, первый и второй дные регистры 10, 11 входного сумма- порядка, дешифратор 12 кода опера- первый и второй входные регистры 13, ешифратор 15 тега, третий входной ре, коммутатор 17 порядка большего, ртый, пятый входные регистры 18, 19, ной.сумматор 20 порядков, шестой рядны Чи 14 гис четвхо устроиство сложения содержит память 1 дл2 те входной регистр 21, формирователь 22 порядка целого левого числа, формирователь 23 сдвигов целого левого числа, формирователь 24 номера прерываний, память 25 для хранения результата, формирователь 26 результата операций отношений, нормализатор 27 результата, седьмой, восьмой и девятый промежуточные регистры 28, 29, 30, формирователь 31 и рядка коррекцйи, коммутатор 32 нормализатора результата, формирователь 33 кода сдвига для нормали- затора результата, узел 34 обращения суммы, выходной и дополнительный выходной регистры 35, 36 сумматора мантисс, первый дополнительный промежуточный регистр 37, сумматор 38 мантисс, сдвигатель 39 младших, коммутатор 40 младших, первый входной регистр 41 младших, первый и второй входные регистры 42, 43 сумматора мантисс, второй входной регистр 44 младших,.сдвигатель 45 левого числа, сдвигатель 46 правого числа, нормализатор 47 целого левого числа, нормализатор 48 целого пра 1837281 20+ 734+8.34, (80)где 1022 формируется как в формуле (29).Разряды порядка А поступают по входу163-2, 5разряды порядка В - по входу 163 - 3,разряды суммы 34 - по входу 163-1.Узел 144 формирует сигнал БР 15 привычитании модулей порядков вещественных входных чисел А и В при условии, что 10циклический перенос равен единице;1043 = 1023 х 2 Р 22 + 2622 (81),ЗБР 15 = (534+ 634+ 734+834) х 1643+ 534+634 к 734 хх 834 х 1043, (82) 15где 1023 формируется как в формуле (37),. 2622 - как в формуле (77),2 Р 22 - как в формуле (78)Разряды порядка А поступают по входу164-2, 20разряды порядка В - по входу 164-3,разряды суммы 4 поступают по входу164-1.Узел 145 формирует сигнал БР 15 присложении модулей порядков входного вещественного числа А и входного целого числаВ,58 АЦ "5 АЦ+ 6 АЦ+ 7 АЦ+ 8 АЦ++ 5 ПЦП (83)2 П 2 (4 АЦ+4 ПЦП) х(ЗАЦ+ЗЦПЦ) (84) 302025 (4 АЦ х 4 ПЦП + 4 АЦ+ 4 ПЦП) хх ЗАЦ х ЗПЦП (85)4 БР 15 = 2 Р 2 х 1625+ 2625+ 58 АЦ, (86)где 1025 формируется как в формуле (50),Разряды АЦ поступают по входу 165-2, 35разряды ПЦП - по входу 165-1Узел 146 формирует.сигнал БР 15 привычитании модуля порядка. входного вещественного.числа А из целого числа В приусловии, что циклический перенос равен нулю16452625+ 1625 х 2 Р 2 (87)5 БР 15 537+ 1045+ 637++ 737+837, (88)где 2 С 25 вычисляется по формуле (85),1625 вычисляется по формуле (50),2 Р 2 вычисляется по формуле (84),Разряды АЦ поступают по входу 166-1,разряды ПЦ - по входу 166-2,разряды суммы 7 - по входу 166-3, 50Узел 147 формирует сигнал БР 15 привычитании модуля порядка входного вещественного числа А из целого числа В при. условии, что циклический перенос равенединице, 5510462625+ 2 Р 2 х 1626 (89)6 БР 15 =(537+ 637+ 737++837) х 1046 + 537 х 537 х 637 хх 737 х 837 х 1046, (90)где 2025 формируется как в формуле (85),2 Р 2 - как в формуле (84),1 С 26 - как в формуле (60).Разряды. АЦ поступают по входу 167 - 2,разряды ПЦП - по входу 167-3,разряды суммы 7 - по входу 167-1,Входной сумматор 20 порядков состоитиз двух базовых узлов 126 - 1 и 1.26 - 2, тольков один узел 126-1 по входу 100 - 5 подаетсяПЦП, а в другой узел 126 - 2 по входу 100-6(аналогично расположенному в базовом узле) подается ПЦЛ,Выходы 101-1 БР 15 Л, 101-2 БР 15 П,101-5 СДЛ, 101-6 СДП соответственно двухбазовых узлов соединены в инверсной фазепроводным "и", как показано на фиг.2.Входной сумматор порядков 20 предназначен для вычисления модуля разностипорядков и формирования кода сдвига числа из полученной разности в случае, когдахотя бы один из входных операндов - вещественный,Входной сумматор 20 порядков формирует коды сдвига входных операндов длявыравнивания порядков перед сложениеммантисс входных операндов.В базовых узлах 126 - 1, 126 - 2 кодысдвига правого числа 8 СДП, 4 СДП, 2 СДП,1 СДП и коды сдвига левого числа 8 СДЛ,4 СДЛ, 2 СДЛ, 1 СДЛ формируются непосредственно из модуля разности порядков,при условии. когда два входных числа вещественных, либо одно из чисел целое, Приатом в узле 126 - 1 по входу 100-5 подаетсяцелое правое число, а в узел 126-2 по входу100-6- целое левое число.Узел 128 управления управляет коммутатором 133 сдвигов чисел и коммутатором141 сигналов(БР 15), означающими, что разность порядков больше или равна 15 (можетбыть использован для расширения функциональных возможностей),Коммутатор 133 формирует сигналысдвигов левого. и правого чисел коммутаций сумм сумматоров 132, 134, 1350 137,138 посредством сигналов, формируемыхв узле 128.Коммутатор 141 формирует сигналы(БР 15) для левого и правого чисел коммутаций результатов, формируемых в узлах 142147, посредством сигналов, формируемых вузле 128,Для органиэации работ узла устройствасложения необходимо дешифрировать кодопераций и теги входных операндов,Код операции поступает со входной шины 7,5 через первый входной регистр 13 надешифратор 12. Результатом дешифрацииявляются сигналы ОПЕРЦ (выход 92 - 1) иОПЕРЦ(выход 92-2), сигнал ВЫДУЛ(выход92 - 4) и группа вспомогательных управляю 1837281 22рих сигналов (выход 92 - 3), Сигнал ОПЕРЦарактеризует длину конвейера устройства ложения; если ОПЕРЦ = 1 (ОПЕРЦ =- О) - оманда выполняется за два такта, если ПЕРЦ=О(ОПЕРЦ=1), конвейер - четырехактный. Сигнал ВЫДМЛ разрешает выать с коммутатора 32 результата езультат сложения по алгоритму выдачи ладшего. Остальные управляющие сигнаы, объединенные выходом 92 - 3, необхоимы для работы конкретных узлов устройств сложения.Теги входных операндов (тег левого числа по входной шине 76 и тег правого числа) по входной шине 77 через входной регистр 14 (входы соответственно 93 - 1 и 93 - 2) приходят на дешифратор 16 тегов. Результатом дешифрации являются тег результата, который с выхода 96 - 2, в зависимости от длины конвейера, идет с промежуточного регистра 4, либо через задержку на промежуточных регистрах 5, 6 либо минуя ее на коммутатор 2 тега результата и оттуда в память 1, а также сигналы управления, снимаемые с выходов 96 - 1 и 96 - 3.В случае, когда один иэ двух операндов вещественный, для выражения порядковперед операцией сложения мантисс порядки чисел из входных шин 80 (левое число) и 81 (правое число), а также разряды поряд-ков, размещенные в тегах (входные шины76, 77), через третий и четвертый входныерегистры 16, 18 поступают в сумматор 20порядков.Если числа целые, то для определения ,1 их порядков по входным шинам 78 и 79 на 1 вход формирователей 22 и 49 идут сборкинулей левого и правого входных операндов,Далее порядки целого идут соответственнона формирователи 23 и 50, которые через 1 шестой и второй дополнительный входные 1 регистры 21 и 54 в качестве управления под-аются на вход 115 - 1 нормализатора 47 це: лого левого числа и на вход 116-1 , нормализатора 48 целого правого числа,Порядки целого через пятый и первый , дополнительный регистры 19 и 53 поступа-ют на входы 100 - 5 и 100-6 сумматора 20порядков, на входы 101 - 1 и 100-2 которого поступают результаты, дешифрации кодов : операций и тегов входных операндов с вы, ходов 92 - 3 и 96-1 дешифраторов 12 и 15 ; соответственно.Коды сдвигов соответственно левого иправого чисел с выходов 101-1, 101 - 2 и сиг налы обращения левого и правого чисел свыходов 101-3, 101-4 сумматора 20 поряд ков поступают на управляющие входы 113 -1, 114-1 и 113-2, 114-2 сдвигателей 45 и 46.Кроме того, через первый и второй выход 25 30 35 40 45. ступает на вход 103-3 памяти 25. Кроме того,55 5101520 ные регистры 10 и 11 коды сдвигов чисел (вых, 101 - 1, 101 - 2) подаются на входы 111 - 1, 111 - 2 сдвигателя 39 младших.Сами числа по входным шинам 80 и 81 через седьмой и восьмой входные регистры 51 и 52 поступают в нормализаторы 47 и 48 целого, где целое число преобразуется в вещественное, а вещественное проходит беэ изменений, Далее результаты поступают в сдвигатели 45 и 46, чтобы при необходимости выровнять порядки.Одно из них сдвигается по коду сдвига, а дружное обращается в зависимости от знаков чисел и кода операций, Затем результаты сдвигов через первый и второй входные регистры 42 и 43 сумматора мантисс передаются в сумматор 38 мантисс, а результаты нормализации целого через первый и второй входные регистры 41 и 44 младших поступают в коммутатор 40 младших . Результат сложения двух чисел из сум- матора 38 мантисс с выхода 110-3 через дополнительный выходной регистр 36 поступает на узел 34 обращения суммы, управляемый сигналом обращения суммы, выходящим из сумматора 38 мантисс с выхода 110-1 и приходящим в узел 34 на вход 108-1 через регистр 35. Результат обращения суммы поступает на,ходы 107-2, 107-3 коммутатора 32, где выбирается результат в зависимости от того, какая операция - выдача младшего или нет, что определяется сигналами управления 96-3 и 92-4 с выходов дешифраторов 12 и 15, Результат с коммутатора 32 через десятый промежуточный регистр 30 подается на вход 105-3 нормалиэатора 27 результата, который управляется (вход 105-4) сигналами сдвига, получаемыми в формирователе 33 кода сдвигов для нормализатора результата и задерживаемые на восьмом промежуточном регистре 29. Из нормализатора 27 результата он пов памяти 25 подается на вход 103-2 результат отношений из формирователя 26 результата операций отношений, где результат отношений формируется на основе переполнений, поступающих с выхода 110-2 сумматора 38 мантисс, с выхода 122-4 сумматора 67 мантисс целого, а также сигналов управления с выходов 92-3, 96-1 дешифраторов 12, 15 на входы 104-3, 104-4,104-1, 104-2 формирователя 26 соответствен но.Порядок результата формируется в выходном сумматоре 3 порядков и с выхода 91-1 те разряды порядка, которые размещены в теге результата, идут в память 1, а10 20 30 35 40 50 остальные разряды порядка с выхода 91-2в память 25, где хранится результат.Выходной сумматор 3 порядков работает на принципе вычитания из порядка большего, т.е. большего из двух входных 5порядков, порядка коррекции.Порядок большего формируется в коммутаторе 17 порядка большего из двух порядков вещественного и двух порядковцелого и проходит через три промежуточных регистра 7, 8,.9.Порядок коррекции формируется в формирователе 31 порядка коррекции из сдвигов формирователя 33 кода сдвига и черезседьмой промежуточный регистр 28 проходит в выходной сумматор 3 порядков,Управляют вычитанием сигналы управления с выходов 92-3 и 96-1 дешифраторов12, 15.Кроме того, в устройстве сложения формируется номер прерывания (выходная шина 86) на основе сходных сигналов. сигналыуправления с выходов 92-3, 96-1 дешифраторов 12, 15, сигнал переполнения целого свыхода 122-4 сумматора 67 мантисс, 25Сложение двух целых происходит следующим. образом.По входным шинам 80 и 81 в устройствопоступают операндь 1, которые принимаются в третий и пятый входные регистры 69 и70. Левый операнд поступает на вход 121-1сумматора 67, а правый проходит через узел68 обращения, где в случае необходимости"обращается", а затем поступает на вход121-2 сул 1 матора 67, С сумматора 67 с выхода 122-1 сумма поступает. в регистр 64, асигналы обращения суммы целых(вых, 1222) и переполнения целых (вых, 122-3) поступают в регистры 65 и 66. После первоговыходного регистра 64 сумма попадает вузел 63 обращения на вход 120-1, где в случае необходимости происходит обращениесуммы,В случае целочисленной операции (время еЬ выполнения два такта) после узла 63 45обращения сумма попадает на вход 117-2коммутатора 55, а затем в память 25 дляхранения результата на вход 103-4, выходную шину 87,В случае универсальной команды (время ее выполнения 4 такта) сумма после узла63 обращения поступает в нормализатор 62результата целых чисел на вход 119-1, где вслучае переполнения (вход 119-2) происходит преобразование целого результата в вещественный того же формата, После этогосумма поступает на второй и третий дополнительные промежуточные регистры 57 и58, где задерживается на 2 такта, Затемсумма поступает на вход 117-4 коммутатора 55, далее как в случае целочисленных команд,По шине 82 в формирователь 73 адреса считывания на вход 123-1 поступае текущий индекс команды считывания, по шине 83 на вход 122-2 поступает смещение текущего индекса команды считывания (ТИКСч). Полученный адрес считывания задерживается в пятом дополнительном регистре 71 ипоступает в память 25 для хранения результата на вход 103-5 и в память 1 для хранения тега результата на вход 88-3. В памяти 25 считывается содержимое ячейки, определяемое адресом считывания, выдается в шину83 разрядов результатовПо шине 84 в формирователь 84 адреса записи на вход 125-1 поступает текущий индекс команды записи, на вход 125-2 поступает сигнал ОПЕРЦ с выхода 92-1дешифратора 12, "говорящий" какова длител ьность команды, Получен н ый адрес записи поступает в шестой дополнительный входной регистр 72. В случае целочисленной команды этот адрес поступает на вход118-3 коммутатора 56, а затем на вход 103-6 памяти 25 для хранения результата и вход 88-4 памяти 1. В случае универсальной команды адрес записи задерживается на пятом и шестом дополнительных регистрах 60и 61, а затем поступает на вход 118-2 коммутатора 56В памятях 25 и 1 происходит запись результата и тега результата в ячейку, определяемую адресом записи. Таким образом,введение узла обращения целого правого числа, сумматора мантисс целого числа, узла обращения суммы целого числа, нормализатора результатов целых чисел, коммутатора результата целого числа, формирователя порядка целого правого числа, сдвигателя правого числа, сдвигателя младших, узла обращения суммы, регистров в укаэанной выше связи позволило осуществлять одновременное вычисление вещсственных и целых чисел, Это привело кповышению быстродействия устройства.Формула изобретенияУстройство для сложения, содержащеепамять для хранения тега результата, коммутатор тега результата, выходной сумматор порядков, дешифратор кода операций, дешифратор тегов, коммутатор порядка большего, входной сумматор порядка, формирователь порядка целого левого числа,формирователь сдвигов целого левого числа, формирователь номера прерываний, формирователь результата операций отношения, нормализатор результата, форлирователь порядка коррекции, формирователь кода сдвига для нормализатора результата, 1837281 26зел обращения суммы, сумматор мантисс, двигатель левого числа, нормализатор цеого левого числа, восемь входных регистов, первый и второй входные регистры умматора мантисс, девять промежуточных егистров, первый выходной регистр суммаора мантисс, входную шину кода операций, ходные шины тега левого и правого чисел, ходные шины разоядов левого и правого исел, входную шину сборок нулей левого исла, входную шину сборок нулей правого исла, выходную шину тега результата, выодную шину номера. прерываний, выходую шину разрядов результатов, входная дина кода операций через первый входной егистр соединена с входом дешифратора кода операций, первый и второй управляю ие выходы которого подключены соответ твенно к первому и второму управляющим ходам коммутатора тега операций, выход оторого соединен с первым информационым входом памяти для хранения тега реультата, третий управляющий выход е шифратора кода операций. подкл ючйн к ервым управляющим входам входного умматора порядков, выходного сумматоэ порядков, формирователя номера преываний, формирователя результата пераций отношения, нормализатора реультата, формирователя порядка коррекии, входные шины тега левого и правого исел соединены соответственно с первымвторым информационными входами входого регистра, первый и второй информацинные выходы которого подключены к оответствующим входам дешифратора теов, первый управляющий выход которого соединен с вторыми управляющими входаии входного сумматора порядков, выходного сумматора порядков, формирователя номера прерываний, формирователя реультата операций отношения, нормализаора результатов, формирователя порядка коррекции, второй управляющий выход дешифратора тегов через первый промежуточн ый регистр подкл ючен к пер.вому информационному входу коммутатора тега результата и входу второго промежуточного регистра, выход которого через третий промежуточный регистр соединен с вторым информационным входом коммутатора тега результата, входные шины тега левого числа и разрядов левого числа подключены соответственно к первому и второму информа(ционным входам третьего входного регистра, выход которого соединен с пер,вым информационным входом коммутатора порядка большего и первым информационным входом входного сумматора порядка, второй информационный вход которогои30 35 40целого левого числа, к первому информаци 50 5 10 15 20 второй информационный вход коммутатора порядка большего соединены с выходом четвертого входного регистра, первый и второй информационные входы которого подключены соответственно к входной шине тега первого числа и входной шине разрядов первого числа, которая соединена также с входом восьмого входного регистра, входная шина сборок нулей левого числа соединена с входом формирователя порядков целого числа, выход которого соединен с входом формирователя сдвигов целого левого числа и выходом пятого входного регистра, который соединен с третьими информационными входами входного сумматора порядков и коммутатора порядка большего, выход которого через последовательно соединенные четвертый, пятый и шестой промежуточные регистры подключен к первому информационному входу выходного сумматора порядка, второй информационный вход которого соединен через седьмой промежуточный ре истр с выходом формирователя порядка коррекции, информационный вход которого и вход восьмого промежуточного регистра подключены к выходу формирователя кода сдвига для нормализации результата, выходы седьмого и восьмого промежуточных регистров соединены соответственно с первым и вторыМ информационными входами нормализатора результата, информационный выход выходного сумматора порядка соединен с вторым информационным входом памяти для хранения тега результата, выход которой подключен к выходной шине тега результата, входная шина разрядов левого числа через седьмой входной регистр соединена с информационным входом нормализатора онному входу которого подключен выходшестого входного регистра, первый управляющий вход сдвигателя левого числа соединен с первым управляющим выходом входного сумматора, вы"од сдвигателя левого числа через первый входной регистрсумматора мантисс соединен с первым информационным входом сумматора мантисс, второй информационный вход которого подключен к выходу второго входного регистра сумматора мантисс, управляющий выход сумматора мантисс через выходной регистр сумматора мантисс соединен с уп.равляющим входом узла обращения суммы,первый информационный выход сумматора мантисс соединен с первым информационным входом формирователя результата операций отношения, выход формирователя номера прерываний соединен с выходной шиной номера прерываний, о т л и ч а ю 27 8372815 10 15 20 30 35 40 45 50 55 щ е е с я тем, что, с целью повышения быстродействия, оно содержит память для храненля результата, коммутатор нормализатора результата, сдвигатель младших, коммутатор младших, сдвигатель первого числа, нормалиэатор целого правого числа, формирователь порядка целого правого числа, формирователь сдвигов целого правого числа, коммутатора результата целого числа, коммутатор текущего индекса, нормализатор результата целых чисел, узел обращения суммы целого числа, сумматор мантисс целого числа, узел обращения целого правого числа,формирователь считывания, формирователь записи, с первого по шестой дополнительные входнь 1 е регистры, первый и второй входные регистры младших, с первого по шестой дополнительные промежуточные регистры, первый и второй выходные регистры входного сумматора порядка, дополнительный выходной регистр сумматора порядка, с первого по третий выходные регистры сумматора мантисс целого числа, входная шина текущего индекса команды считывания, входная шина смещения текущего индекса команды считывания, входная шина текущего индекса команды для записи, причем входная шина сборок нулей первого числа подключена к входуформирователя порядков целого правого числа, выход которого соединен с входом формирователя сдвигов целого правого числа и входом первого дополнительного входного регистра, который подключен к четвертым информационным входам коммутатора большего порядка и входного сумматора порядка, первый управляющий выход которого через первый выходной регистр сумматора порядка соединен с первым управляющим Входом сдвигателя младших, к второму управляющему входу которого подключен через второй выходной регистр сумматора порядка второй . управляющий выход входного сумматора порядка, который соединен также с первым управляющим входом сдвигателя правого числа, второй управляющий вход которого соединен с третьим управляющим выходом входного сумматора порядка, четвертый управляющий выход которого подключен к второму управляющему входу сдвигателя левого числа, информационный вход которого соедичен с выходом нормализатора целого левого числа, который через первый входной регистр младших подключен к первому информационному входу коммутатора младших, к второму информационному входу которого через второй входной регистр младших подключен выход нормалиэатора .целого правого числа, который Соединен с информационным входом сдвигателя правого числа, выход которого подключен к входу второго входного регистра сумматора лантисс, первый информационный вход нормалиэатора целого правого числа соединен через второй дополнительный входной регистр с выходом формирователя сдвига целого правого числа, а второй информационный вход - с выходом восьмого входного регистра, второй информационный выход сумматора мантисс через дополнительный выходной регистр сумматора мантисс подключен к входам формирователя кода сдвига для нормализатора результата и узла обращения суммы, выход узла обращения суммы, выход которого соединен с первым информационным входом коммутатора нормализатора результата, первый и второй управляющий входы которого подключены соответственно к третьему управляющему выходу дешифратора тегов и четвертому входу дешифратора кода операций, второй информационный вход коммутатора нормализатора результатов через первый дополнительный промежуточный регистр соединен с выходом сдвигателя младших, вход которого подключен к выходу коммутатора младших; выход коммутатора нормали- затора результата соединен с входом девятого промежуточного регистра, первый и второй управляющие выходы дешифратора кода операций подключены соответственно к первым и третьим управляющим входам коммутатора результатов целого числа и коммутатора текущего индекса целого, входная шина разрядов левого числа через третий дополнительный входной регистр соединена с первым информационным входом сумматора мантисс целого,входная шина разрядов правого числа через четвертый дополнительный входной регистр соединена с входом узла обращения целого правого числа, выход которого подкглочен к второму информационному входу сумматора мантисс целого числа, первый информационный и управляющий выходы которого соединены соответственно через первый и второй выходные регистры сумматора мантисс целого числа с информационным и управляющим входами узла обращения суммы, выход которого подключен к первому информационному входу коммутатора целого числа и к информационному входу нормализатора результата цвлых чисел, управляющий вход которого через третий выходной регистр сумматора мантисс целого числа соединен с первым управляющим выходом сумматора мантисс, выход третьего дополнительного регистра сумматора мантисс подключен также к ин 30183728129ф рмационному входу формирователя ном ра прерывания, выход нормализэтора р зультата целых чисел через последоват льно соединенные второй и третий дополн тельные промежуточные регистры 5 и дключены к второму информационному в оду коммутатора результатов целого числ, входные шины текущего индекса команд с итывания и смещения текущего индекса к манды считывания подключены соответ с венно кпервому и второму информационн м входам формирователя адреса с итывания, выход которого через пятый дои лнительный входной регистр соединен с и рвыми адресными входами памяти для 15 х анения тегэ результата и памяти для храи ния результата, квторымадресным вход м которых подключены выход к ммутатора текущего индекса команды, и рвый информационный вход которого че р з последовательно соединенные четвертый, пятый и шестой дополнительные промежуточные регистры соединен с выходом шестого дополнительного входного регистра, вход которого подключен к выходу формирователя адреса записи, первый и второй информационные входы которого подключены к входной шине текущего индекса команд записи и первому управляющему выходу дешифратора кода операций, первый, второй и третий информационные входы памяти для хранения результата соединены соответственно с выходами формирователя результата операций, отношения, нормализатора, результата и компаратора текущего индекса команды, первый управляющий вход памяти для хранения результата соединен с управляющим выходом выходного сумматора порядка, выход памяти для хранения результата подключен к выходной шине разрядов. результата.1037281 ВН ФУ 7 ЮК ЯСоставитель В.березкинтор Э.Рожкова Техред М.Моргентал Корректор 1 И Вмакова аз 2865 Тираж ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СС113035, Москва, Ж, Раушская наб., 4/5 Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 1вого числа, формирователь 49 порядка целого правого числа, формирователь 50 сдвиговцелого правого числа, седьмой и восьмойвходные регистры 51, 52, первый и второйдополнительные входные регистры 53, 54,коммутатор 55 результата целого числа,коммутатор 56 текущего индекса команды,со второгопо шестой дополнительные регистры 57-61, нормализатор 62 результата целых чисел, узел 63 обращения суммы целого "0числа, первый, второй и третий выходныерегистры 64, 65, 66 сумматора мантисс целого числа, сумматор 67 мантисс целого числа, узел 68 обращения целого правого числа,с третьего по шестой дополнительные входные регистры 69 - 72, формирователь 73 адреса считывания, формирователь 74 адресазаписи, входные шины: шину 75 кода операций, шину 76 тега левого числа, шину 77 тегаправого числа, шину 78 разрядов левого числа, шину 79 разрядов правого числа, шину80 сборок нулей левого числа, шину 81 сборок.нулей правого числа, шину 32 текущегоиндекса команд считывания, шину 83 смещения текущего индекса команды считывания, шину 84 текущего индекса командзаписи, выходную шину 85 тега результата,выходную шину 86 номера прерываний, выходную шину 87 разрядов результатов,Память 1 для хранения тега результата 30имеет первый и второй информационныевходы 88-1, 88-2, первый и второй адресные входы 88 - 3, 88 - 4,Коммутатор 2 тега результата - первыйуправляющий и первый информационный 35входы 89 - 1, 89-2, второй управляющий ивторой информационные входы 89 - 3, 89-4,Выходные сумматор 3 порядков - первый и второй управляющие входы 90-1, 90 -2, первый и второй информационные входы 4090 - 3, 90-4, информационный выход 91-1,управляющий выход 91-2,Дешифратор 12 кода операций - первый, второй, третий и четвертый управляю. Щие выходы 92-1, 92-2, 92-3, 92 - 4. 45Второй входной регистр 14 - первый ивторой информационные входы - 93-1, 932, первый и второй информационные выходы - 94-1, 94 - 2,Дешифратор 15 тегов- первый и второй 50информационные входы 95-1, 95-2, первый, второй и третий управляющие выходы96-1, 96-2, 96-3.Третий входной регистр 16 - первый ивторой информационные входы 97-1, 97-2. 55Коммутатор 17 большего порядка - первый, второй, третий и четвертый информационные входи 98-1, 98-2, 98-3, 98-4.Четвертый входной регистр 18 - первыйи второй информационные входы 99-1, 99-2. Входной сумматор 20 порядков - первый и второй управляющие входы 100-1, 100 - 2, первый, второй, третий, четвертый информационные входы 100-3, 100 - 4, 100- 5, 100 - 6, первый, второй, третий, четвертый, пятый, шестой управляющие выходы 101-1, 101-2, 101-3, 101-4. 101-5, 101-6.Формирователь 24 номера прерываний - первый, второй, третий управляющие входы 102-1, 102-2, 102-3,Память 25 для хранения результата - управляющий вход 103-1, первый, второй, третйй информационные входы 103-2, 103- 3, 103-4, первый и второй адресные входы 103-5, 103-6.Формирователь 26 результата операций отношения - первый и второй управляющие входы 104-1, 104 - 20 первый и второй информационные входы 104-3, 104-4,Нормализатор 27 результата - первый и второй управляющий входы 105 - 1, 105 - 2, первый ивторой информационные входы 105 - 3, 105 - 4.Формирователь 31 порядка коррекции - первый и второй управляющие входы 106 - 1, 106-2, информационный вход 106 - 3.Коммутатор 32 нормализатора результата - первый информационный вход 107-1, первый и второй управляющие входы 107 - 2, 107 - 3, второй информационный вход 107 - 4.Узел 34 обращения суммы - управляющий вход 108 - 1, информационный вход 108-2,Сумматор 38 мантисс - первый и второй информационные входы 109-1, 109-2, управляющий выход 110 - 1, первый и второй информационные выходы 110 - 2, 110 - 3.Сдвигатель 39 младших - первый и второй управляющие входы 111-1, 112-2, информационный вход 111-3.Коммутатор 40 младших - первый и второй информационные входы 112-1, 112 - 2.Сдвигатель 45 левого числа - первый и второй управляющие входы 113 - 1, 113-2, информационный вход 113 - 3, третий управляющий вход 113-4. Сдвигатель 46 правого числа - первый ивторой управляющие входы 114 - 1, 114-2,информационный вход 114-3, третий управляющий вход 114-4.Нормализатор целого левого числа -первый и второй информационные входы115 - 1, 115-2,Нормализатор 48 целого правого числа -первый и второй информационные входы1 16 в , 116-2,Коммутатор 55 результатов целого числа - первый управляющий вход 117 - 1, первый и второй информационные входыма фо уп вх се ля ци 12 пе 12 хо вы ны пе 12 ма 12 пер пе рвым и вторым управляющим входам 1, 117-1, 118-1 и 89-1, 117-3, 118-3 ком тора 2 тега операций, коммутатора 55 льтатов целого числа, коммутатора 56 щего индекса команд, третий управляй выход 92-3 дешифратора 12 кода опей соединен с первыми входами 90-1, 4 1, 102 - 1, 104-1, 105-1, 106-1 выходномматора 3 порядков, входного сумма 20 порядков, формирователя 24 ра прерываний; формирователя 26 ретата операций отношения, нормализа27 результата, формирователя 31 дка коррекции, четвертый управляю- выход 92 - 4 дешифратора 12 кода опей соединен со вторым управляющим ом 197 - 4 коммутатора 32 нормализато езультатов.Входные шины 76, 77 тега левого и прачисел соединены соответственноспери вторым информационными входами , 93 - 2 второго входного регистра 14, 5 ый и второй информационные выходы , 94-2 которого подключены к соответющим входам 95-1, 95 - 2 дешифратора гов; первый управляющий выход 96-1 рого соединен со вторыми управляюмутретеющ ра 10 рацвхоравогвы93 пер94. ств15 тора 3 порядков,кот-2, 117-3, второй управляющий вход -4. Коммутатор 56 текущего индекса коды - первый управляющий и первый инмационный входы 118-1, 118 - 2, второй авляющий и второй информационный ды 118 - 3, 118-4, Нормализатор 62 результата целых чи - информационный вход 119 - 1, управщий вход 119-2, Узел 63 обращения суммы - информанный вход 120-1, управляющий вход - 2. Сумматор 67 мантисс целого числа - вый и второй информационные входы -1, 121-2, первый информационный вы 122-1, первый и второй управляющие оды 122-2, 122-3, второй информационвыход 122 - 4, Формирователь 76 адреса считывания - вый и второй информационные входы - 1, 123-2, Третий выходной регистр 66 сумматора тисс целого числа - управляющий выход Формирователь 74 адреса записи - и второй ийформационные входы 25 - 2,Входная шина 75 кода операций. через вый входной регистр 13 соединена с входешифратора 12 кода операций, пери второй управляющие выходы 92-1 и которого подключены соответственно щими входами 90-2, 100-2, 102-2, 104-2,105-2, 106 - 2 выходного сумматора 3 порядков, входного сумматора 20 порядков, формирователя 24 номера прерываний,5 формирователя 26 результата операций отношений нормализатора 27 результата,формирователя 31 порядка коррекции, второй управляющий выход 96-2 дешифратора15 тегов через первый промежуточный ре 10 гистр 4 подключен к первому информационному входу 89-2 коммутатора 2 тегарезультата и входу второго промежуточногорегистра 5, выход которого через третийпромежуточный регистр 6 соединен со вто 15 рым информационным входом 89-4 коммутатора 2 тега результата.Входные шины 76, 78 тега левого числаи разрядов числа подключены соответственно к первому и второму информационным20 входам 97-1, 97-2 третьего входного регистра 16.Входные шины 77, 79 тега правого числа и разряда правого числа подключены кпервому числа подключены к первому и25 второму информационным входам 99-1,99-2 соответственно четвертого входногорегистра 18.Входная шина 80 сборок нулей левогочисла через формирователь 22 порядка це 30 лого левого числа соедин на со входом формирователя 23 сдвигов целого левого числа,выход которого подключен к входам пятогои шестого входных регистры 19, 21, выходшестого входного регистра 21 соединен с5 первым информационным входом 115-1нормализатора 47 целого левого числа.Входная шина 81 сборок нулевой правого числа через формирователь 49 порядкацелого правого числа соединена с входомО формирователя 50 сдвигов целого правогочисла, выход которого подключен к входампервого и второго дополнительных входныхрегистров 53 и 54, выход второго дополнительного регистра 54 соединен с первым5 входом 116-1 нормализатора 48 целого правого числа,УВыходы третьего, четвертого, пятоговходных регистров 16, 18, 19 и первого дополнительного входного регистр 53 соеди 0 нены с первыми,. вторыми, третьими,четвертыми информационными входами98-1,98-2,98-3,98-4 и 100-3, 100-4, 100-5,100-6 коммутатора 17 порядка большего и. входного сумматора 20 порядка.5 . Выход коммутатора 17 порядка большего через последовательно соединенные четвертый, пятый и шестой промежуточныерегистры 7, 8, 9 подключен к первому информационному входу 90-3 выходного сум 1837281Первый управляющий выход 101-1 входного сумматора 20 порядка соединен с первцм.управляющим входом 113-1 сдвигателя 45 левого числа, а через первый выходной регистр 10 сумматора порядка - с 5 первым управля 1 ощим входом 111-1 сдвигателя 39 младших, ко второму управляющему входу 111-2 которого подключен через второй выходной регистр 11 сумматора порядка второй управля 1 ощий выход 101 - 2 10 входного сумматора 20 порядка, который соединен также с первым управляющим входом 114-1 сдвигателя 46 правого числа, второй управляющий вход 114-2 которого соединен с третьим управляющим выходом 15 101-3 входного сумматора 20 порядка, четвертцй управляющий выход 101-4 которого подключен ко второлууправляющему входу 113 - 2 сдвигателя 45 левого числа.Входная шина 78 разрядов левого числа 20 и входная шина 79 разрядов правого числа подключены соответственно через седьмой и восьмой входные регистры 51 и 52 ко вторым информационным входам 115-2 и 116- 2 нормапизатаров 47 и 48 целого левого и 25 правого чисел, выход нормализатора 47 целого левого числа соединен с информационным входом 113-3 сдвигателя 45 левого числа и через первый входной регистр 41 младших с йервым информационным вхо дом 112-1 коммутатора 40 младших, выход нормалиэатора 48 целого. правого числа соединен с информационным входом 114-3 сдвигателя 46 правого числа и через второй входной регистр 44 младших со вторым ин формационным входом 112-2 коммутатора 40 младших.Выходы сдвигателей 45 и 46 левого числа и правого числа соответственно через первый и второй входнце регистры 42, 43 40 сумматора мантисс соединены с первым и вторым информационными входами 109-1, 109-2 сумматора 38 мантисс, управляющий и второй информационный выходы 110 - 1, .110-3 которого соответственно через вы ходной и дополнительный выходной регистры 35, 36 подключены соответственно к управляющему и информационному входам 108-1, 108-2 узла 34 обращения суммы, выход которого соединен с первыл информа ционнь 1 м входом 107-1 коммутатора 32 нормализатора результата,Выход коммутатора 40 младших подключен к информационному входу 111-3 55 сдвигателя 39 младших,.выход которого через первый дополнительный промежуточный регистр 37 соединен со вторцм информационным входом 107-4 коммутатора 32 нормапиэа,ора результата. Выход дополнительного выходного регистра 36 сумматора мантисс также соединен со входом формирователя 33 кодасдвига для нормализатора результата, выход которого соединен с информационнымвходом 106 - 3 формирователя 31 порядкакоррекции, выход которого через седьмойпромежуточный регистр 28 подключен ковторому информационному входу 90 - 4 выходного сумматора 3 порядка,Выход формирователя 33 кода сдвигадля нормализатора результата кроме тогосоединен через восьмой промежуточный регистр 29 с первым информационным входом105-3 и нормализатора 27 результата, ковторому информационному входу 105-4 которого через девятый промежуточный регистр 20 подключен выход коммутатора 32нормализатора результата.Входная шина 78 разрядов левого числачерез третий дополнительный входной регистр 69 соединена с первым информационным входом 121-1 сумматора.б 7 мантиссцелого.Входная шина 79 разрядов правого числа через четвертый дополнительный входной регистр 70 соединена с входом узла 68обращения целого правого числа, выход которого подключен ко второму информационному входу 121 - 2 сумматора 67 мантиссцелого числаПервый информационный и управляющий выходы 121-1, 122-2 сумматора 67мантисс целого числа соединены соответственно через первый и второй выходныерегистры 64, 65 сумматор мантисс целогочисла с информационным и управляк,щимивходами 120 - 1, 120 - 2 узла 63 обращениясуммы целого числа, выход которого подключен к первому информационному входу117 - 2 коммутатора 55 целого числа и к информационному входу 119-1 нормапизатора 62 результата целых чисел, управляющийвход 119 - 2 которого через третий выходнойрегистр 66 сумматора мантисс целого числасоединен с первым управляющим выходом122-3 сумматора 67 мантисс.Выход нормализатора 62 результата целых чисел через последовательно соединенные второй и третий дополнительныепромежуточные регистры 57, 58 подключенк второму информационному входу 117-3коммутатора 55 результатов целого числа,Входные шины 82, 83 текущего индексакоманд с итывания и смешения текущегоиндекса команды считывания подключенысоответственно к первому и второму информационным входам 123-1, 123-2 формирователя 73 адреса считывания, выходкоторого через пятый дополнительныйдной регистр 71 соединен с первыми адными входами 88 - 3, 103 - 5 памяти 1 длянения тега результата и памяти 25 храия результата,Входная шина 84 текущего индекса код записи и первый управляющий выход1 дешифратора 12 кода операций соедиа соответственно с первым и вторым инмационными входами 125-1, 125 - 2мирователя 74 адреса записи, выход коого через последовательно соединенныетой дополнительный входной регистрчетвертый, пятый, шестой дополнительпромежуточные регистры 59, 60. 61 сонены с первым информационным 15дом 118 - 2 коммутатора 56 текущего инса команд, второй информационныйд которого 118 - 4 подключен к выходувертого промежуточного регистра 59,Выход коммутатора 2 тега результата и 20ормационный выход 91-1 выходногоматора 3 порядков соединены соответнно с первым и вторым. информациони входами ВВ - 1, 88 - 2 памяти 1 длянения тега результата, выход которогоключен к выходной шине 85 тега резульУправляющий выход 124 третьего выного регистра 66 сумматора мантиссого числа соединен с третьим управляю- ЗОвходом 102 - 3 формирователя 24 номерерываний, выход которого подключенходной шине 86 номера прерываний.Второй информационный выход 122 - 4матора мантисс соединен со вторым инмационным входом 104 - 4 формировате 26 результата операций отношения,од которого подключен к первому. инмационному входу 103 - 2 памяти 25 длянения результата, ко второму информанному входу 103 - 3 которой подключенод нормалиэатора 27 результата, ктьему информационному входу 103 - 4 -од коммутатора 55 результата целогола. Выход памяти 25 для хранения реьтата соединен с выходной шинрй 87рядов результата,Память 1 для хранения тега результатамять 25 для хранения результата могуть выполнены как двухпортовые памяти 50128 ячеек,Формирователь 22 порядка целого лечисла и формирователь порядка целогового числа формируют порядок целогоа по количеству ненулевых значащих 55 вх ре хр не ма 92 нен фо фо то ше 72 ны ед вх де вх че ин су ст нь хр та це щи ра кв фо я ь ц в вь чи пр чи пр ад,Формирователь 23 сдвигов целого левосла и фоомирователь 50 сдвигов целогоого числа формируют коды сдвига для преобразования целого числа в вещественное,Формирователь 24 номеоа прерываний формирует номер прерываний по тегам операндов, кода операции и сигнала прерывания,Нормализатор 27 результата - двухуровневый сдвигатель, осуществляет сдвиг право в случае переполнения вещественного и сдвиг влево в случае необходимости нормализации.Фоомирователь 31 порядка коррекции по сборкам нулей сумматора 38 мантисс формирует величину, на которую надо изменить порядок большего,Формирователь ЗЗ кода сдвига для нормализации результата по сборкам нулей определяет величину сдвига на нормалиэатор 27 результата,Узел 34 обращения суммы осуществляет в случае необходимости интервирование результата сумматора 38 мантисс,Сумматоры 38, 67 мантисс - условные сумматоры, в которых формируются две суммы для каждых 16-ти разрядов, Одна для случая переноса в эту группу, равном нулю, а другая при переносе, равном единице, С помощью сигнала переноса осуществляется выбор одной из этих сумм,Сдвигатели 45, 46 ле 1 ого и правого чисел - двухуровневые сдвигатели, которые осуществляют либо сдвиг, либо обращение входного кода,Нормализаторы 47, 48 целого левого и целого и оавого чисел - двухуровневые сдвигатели.Нормализатор 62 результата целых чисел осуществляет преобразование в случае переполнения целого в вещественное,Узел 63 обращения суммы целого числа в случае необходимости осуществляет инвертирование результата сумматора 67 мантисс целого числа.Узел 68 обращения вправо целого числа в случае необходимости инвертирует мантиссу правого операнда,Формирователь 73 адреса считывания построен как сумматор, формирует по текущему индексу команды считывания ТИКсч) и смещению текущего индекса команды считывания (ДИР) адрес считывания, как разность между ними.Формирователь 74 адреса записи построен как сумматор, по текущему индексу команды записи ТИКзп и сигналу операции целочисленной из дешифратора 12 кода операций ОПЕРЦ выход 92-1) формирует адрес записи. Если ОПЕРАЦ = О, адрес записи равен ТИКзп, в противном случае адрес записи равен ТИКэп+ 2, 1837281 12510 15 20 25 30 35 40 45 50 Выходной сумматор 3 порядков, дешифраторы 12, 15, коммутаторы 2,17, 32,40, 55, 56, формирователи 22, 23, 24, 26, 31, 33, 49, 50, 73, 74, нормалиэаторы 27, 47, 48, 62, узлы 34, 63, 68 обращения суммы, сдвигатели 39, 45, 46, сумматоры 38, 67, 68 мантисс могут быть выполнены как аналогичные устройства в прототипе,Входной сумматор 20 порядков состоит иэ двух базовых узлов 126-1 и 126-2, каждый из которых содержит; узел 127 формирования сигнала обращения числа, узел 128 управления, первый узел 129 формирования циклического переноса о случае, когда оба входных числа вещественные, узел 130 формирования сигнала разрешения сдвига числа, второй узел 131 формирования циклического переноса в случае, когда одно иэ чисел целое, первый сумматор 132, первый коммутатор 133, второй сумматор 134, третий сумматор 135, четвертый сумматор 136, пятый сумматор 137, шестой сумматор 138, седьмой сумматор 139, первый узел 140, второй коммутатор 141, второй узел 142, третий узел 143, четвертый узел 144, пятый узел 145, шестой узел 146, седьмой узел 147,Узел 127 формирования сигнала обращения числа имеет первый, второй и третий входы 148-1, 148-2, 148-3, узел 128 управления - первый, второй, третий, четвертый, пятый и шестой входы 149-1, 149-2, 149-3, 149-4, 149-5, 149-6, узел 130 формирования сигнала разрешения сдвига числа - первый, второй и третий входы 150-1, 150-2, 150-3, первый узел 129 формирования циклического переноса - первый и второй входы 151-1, 151-2, второй узел 131 формирования циклического переноса - первый, второй, третий и четвертый входы 152-1, 152-2, 152-3, 152-4, коммутатор 133 - первый, второй, третий, четвертый, пятый, шестой и седьмой входы 153-1, 153-2, 153-3, 153-4, 153-5, 153- 6, 153-7, первый и второй выходы 154-1, 154.2, первый сумматор 132 - первый и второй входы 155-1, 155-2, второй сумматор 134- первый и второй входы 156-1, 156-2, третий сумматор 135 - перьый и второй входы 157-1, 157-2, четвертый сумматор 136- первый и второй входы 158-1, 158-2, пятый сумматор 137 - первый и второй входы 159-1, 159-2, шестой сумматор 138 - первый и второй входы 160-1, 160-2, седьмой сумматор 139 - первый и второй входы 161-1, 161-2, второй узел 142 - первый и второй входы 162-1, 162-2, третий узел 143 - первый, второй и третий входы 163-1, 163-2, 163-3, четвертый узел 144 - первый, второй, третий входы 164-1, 164-2, 164-3, пятый узел 145 - первый и второй входы 165-1, 165-2, шестой узел 146 - первый, второй и третий входы 166-1, 166-2, 166-3, седьмой узел 147 - первый, второй и третий входы 167-1, 167-2, 167-3, первый узел 141 - первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой входы 168-1, 168-2, 168-3, 168-4, 168-5, 168-6, 168-7, 168-8, первый и второй выходы 169-1, 169-2.Первый управляющий вход 100-1 входного сумматора 20 порядков соединен с первым входом 148-1 узлов 127 формирования сигнала обращения числа базовыхузлов 126-1 и 126-2.Второй управляющий вход 100-2 входного сумматора 20 порядков подключен к третьему входу 149-3 узла 128 управления и первому входу 150-1 узла 150 базовых узлов 126-1 и 126-2.Первый информационный вход 100-3 сумматора 20 порядков соединен с третьим входом 148-3 узла 127, вторым входом 149-2 узла 128, вторыми входами 155-2, 156-2, 157- 2 сумматоров 132, 134, 135 соответственно, первым входом 158-1 сумматора 136, входом узла 140, первым входом 162-1 узла 42, вторыми входами 163-2 узлов 143 и 144, третьим входом 153-3 коммутатора 133 базового узла 126-1 и с первым входом 149-1 узла 128, вторыми входами 148-2, 150-2 узлов 127 и 130, первыми входами 155-1, 156- 1, 157-1 сумматоров 132, 134 и 135 соответственно, вторым входом 158-2 сумматора 136, вторым входом 162-2 узла 142, третьими входами 163-3 и 164-3 узлов 143 и 144 базового узла 126-2,Второй информационный вход 100-4 входного сумматора 20 порядков соединен с первым входом 149-1 узла 128, вторыми входами 148-2, 150-2 узлов 127 и 130, первыми входами 155-1, 156-1, 157-1 сумматоров 132, 134 и 135 соответственно, вторым входом 158-2 сумматора 136, вторым входом 162-2 узла 142, третьими входами 163-3, 164-3 узлов 143 и 144 базового узла 126-1 и с третьим входом 148-3 узла 127, вторым входом 149-2 узла 128, вторыми входами 155-2, 156-2, 157-2 сумматоров 132, 134, 135 соответственно, первым входом 158-1 сумматора 136, входом узла 140, первым входом 162-1 узла 142, вторыми входами 163-2, 164-2 узлов 143 и 144, третьим входом 153-3 коммутатора 133 базового узла 126-2.Третий информационный вход 100-5 входного сумматора 20 порядков подклюцен к третьему входу 150-3 узла 130, первому входу 152-1 узла 131, вторым входам 159-2, 150-2, 161-2 сумматоров 137, 138, 139 соответственно, первому входу 165-1 узла 145, второму входу 166-2 узла 146, третьему входу 167-3 узла 147 базового узла 126-1.вхуэл10 до1,1со16 Четвертый информационный вход 100-6 ного сумматора 20 порядков в базовом 126-2 подключен к аналогичному входу5 в базовом узле 126-1.Выходузла 140 соединен со вторым вхо"2 узла 131, с первыми входами 1590-1, 161-1, 166-1 узлов 137, 138, 139, 146ветственно,. со вторыми входами 165-2,.2 узлов 146, 147,Выход узла 128 соединен с первым вхо до 16 чет ни кв с вх 13 му не чет Вы вхо тор и 1 вевхоторкоклузлвхо 14 чет мы 7,1 баэ ко ди вы ря баэ ко ди вы ря явл 101 ход чет вхо узлзовпятго 153-1 коммутатора 133 и вторым входом 2 узла 141. Выход узла 130 соединен с ертым входом 149-4 узла 128 управле, пятый вход 149-5 которого подключен ходу узла 129. Выход узла 131 соединен стым входом 149-6 узла 128 и первым ом 168-1 узла 141, Выход сумматора соединен со вторым входом 153-2 комтора 133. Выход сумматора 134 соедисо вторым входом 151-2 узла 129 и ертым входом 153-4 коммутатора 133. од сумматора 135 подключен к пятому у 153-5 коммутатора 133. Выход сумма 136 соединен с первыми входами 151-1 4-1 узла 129 и узла 144,Выход сумматора 137 подключен к четому входу 152-4 узла 131 и шестому у 153-6 коммутатора 133. Выход сумма соединен с седьмым входом 153-7 мутатора 133. Выход сумматора 139 подчен к третьим входам 152-3 и 166-3 в 131 и 146 соответственно и первому у 167-1 узла 147.Выходы узлов 142, 143, 144, 145, 146, соединены соответственно с третьим, ертым, пятым, шестым, седьмым, восьвходами 168-3,.168-4, 168-5, 168-6, 168- 8-8 узла 141,Первый выход 154-1 коммутатора 133 вого узла 126-1 и второй выход 154-2 мутатора 133 базового узла 126-2 объеены и является первым управляющим одом 100-1 входного сумматора 20 поков.Второй выход 154-2 коммутатора 133 ваго узла 126-1 и первый выход 154-1 мутатора 133 базового узла 126-2 объены и являются вторым управляющим дом 101-2 входного сумматора 20 поов. Выход узла 127 базового узла 126-2 ется третьим управляющим выходом 3 входного сумматора 20 порядков. Выузла 127 базового узла 126-1 является ертым управляющим выходом 101-4 ного сумматора 20 порядков.Первый выход 169-1 узла 141 базового 126 и второй выход 169-2 узла 141 баго узла 126-2 объединены и являются м управляющим выходом 101-5 входномматора 20 порядков. 15 2035 40 4550 55 Второй выход 169-2 узла 141 базового узла 126-1 и первый выход 169-1 узла 141 базового узла 126-2 объединены и являются шестым управляющим выходом 101-6 входного сумматора 20 порядков,Узел 127 формирования сигнала обращения числа, первый узел 129 формирования циклического переноса и второй узел 131 формирования циклического переноса могут быть выполнены как аналогичные устройства в прототипе.Узел 128 управления, узел 130 формирования сигнала разрешения сдвига числа, сумматоры 132, 134, 135, 136, 137, 138, 139, первый и второй коммутаторы 133 и 141, узлы 140, 142, 143, 144, 145, 146, 147 могут быть выполнены на элементной базе серии ИЗООБ, логические функции которых описаны ниже при работе входного сумматора 20 порядков.Входной сумматор 20 порядков работает следующим образом.На вход 100-1 поступает код операции.На вход 100-2 поступают типы чисел: ВЕЩЛ - левое число вещественное; ВЕЩП - правое число вещественное; ЦЕЛП - правое число целое;Ф 32 П - правое число формата 32.На вход 100-3 поступает вещественный порядок левого числа 8 А - 1 А, где 1 А - младший разряд, и знак порядка знА,На вход 100-4 поступает вещественный порядок правого числа 8 В - 1 В, где 1 В - младший разряд, и знак порядка знВ.На вход 100-5 поступает ПЦП - порядок правого целого числа, состоящий иэ 5 порядков: 5 ПЦП, 4 ПЦП, 3 Г 1 ЦП, 2 ПЦП, ХПЦП, где ХПЦП - младший разряд.На вход 100-6 поступает ПЦЛ - 5 разрядный порядок левого целого числа, где 1 ПЦЛ - младший разряд.В узле 127 вычисляется сигнал обращения числа на основе знаков обоих входных операндов и кода операции: сложение или вычитание.В узле 128 формируются сигналы коммутации для коммутатора 133 и узла 144:ВВРС = ВЕЩЛ х ВЕЩП х РСД Я 1 КСП = ВВРС х ЗНА х ЗНВ (2) 2 КСП = ВВРС х ЗНА х ЗНВ Р) ЗКСП = ВВРС х ЗНА х ЗНВ 4) 4 КСП = ВЕЩЛ х ЦЕЛП х ЗНАх РСД (5) 1 КСЛ = ВЕЩЛ к ЦЕЛП х ЗНА х РСД (6) РАЗРП = 2 КСП х ЦПВ+ 1 КСП+ + ЗКСП х ЦПВ + 4 КСП х ЦПЦ Р) РАЗ РЛ = 1 КСЛ х ЦПЦ+ 4 КСП х ЦПЦ, (8) где РСД - сигнал разрешения сдвига, формируемый в узле 130 1 вход 149-4);(12) (13) (1 4) (15) ЦПВ - циклический перенос в случаедвух вещественных чисел, формируемый вузле 129 (вход 149-,5);В ЕЩЛ, В Е ЩП, ЦЕЛ П (вход 149-3);3 НА (вход - 149-2);ЗНВ (вход - 149-1);1 КСП - 4 КСП - сигналы коммутацииправого числа,1 КСЛ - сигнал коммутации левого числа;РАЗРП - разрешение сдвига правогочисла;.РАЗ РЛ - разрешение сдвига левого числа.Сигналы управления коммутаторомформируются все одновременно, так каксумматор порядков работает в конвейерномрежиме,Сигналы управления 1 КСП, 2 КСП, 3КСП, 4 КСП, РАЗР. П необходимы для формирования сигналов сдвига правого числа,а 1.КСЛ, РАЗ Р Л - левого числа.Необходимость нескольких сигналов: 1КСП, 2 КСП, 3 КСП, 4 КСП обусловлена различными ситуациями, реализуемыми сумматорами, функции и смысл которых указаныниже.8 узле 130 формируется сигнал разрешения сдвига числа (РСД). Если РСД = О, точисло пои выравнивании порядков не сдвигается.РСД = РСДЦ х РСДФ 32 (9)При анализа целого числа формируется:РСДЦ = ПЦП х ЦЕЛП (10)При анализе вещественного числа формата 32 для случая, когда порядок минимальный.СДф 32 = ПЦП х ф 32 П хх ИЕЩП х 58,; (11)где сигналы поступают:ПЦП по входу 150-3;фЭ 2 П, ВЕЩП, ЦЕЛП по входу 150-1;58 по входу 150-2.Обозначим: Н - полусумма, 6 - перенос; Р- условия переноса через разряды.Цифра перед обозначением Н,6, Р указывает, какая пара разрядов участвует в формировании операции, первая цифра послебуквенного обозначения указывает количество разрядое, участвующих в формировании операции, вторая цифра - номерсумматора.Сумматор 132 складывает четыре младших разряда модулей порядков вещественных входных левых (А) и правых (В) чисел:1 С 21 =-2 А х 28+(2 А+ 28) хх 1 Ах 18ЗН 1 =ЗА л ЭВ131 1 А 9 182 Я 1=2 А Ж 28 Ф 1 Ах 18(25) ЗН 2 = ЗА 9 38 (27)1622 - 2 А х 28 (2 А+ 28) х 1 А х 18 (28).50 132 = 1 А ю 16 (29)232=2 А я 28 Ь 1 Ах 18 (30) 332 ЗН 2 + 1622 (31) 432 - СЗЙ 2 х 1622 фЕ 4 А еР9 ФБ 9 ЗАхТВ, (32) 55 где разряды порядка А поступают по входу156-2, разряды порядка В - по входу 156-1.Сумматор 135 вычитает четыре младших разряда модулей порядков вещественных входных чисел А и В при условии, что циклический перенос равен 1, т.е. к младше 331 = ЗН 1 У 1621 (16)431=(ЗН 1 х 1621) Ю 4 А У.О+ 48 й ЗАх 38, (17)где разряды порядка А поступают по входу5 155-1;разряды порядка В поступают по входу155-2.В коммутаторе 133 формируются сигналы сдвига 8 СДЛ, 4 СДЛ, 2 СДЛ, 1 СДЛ (выход10 154 - 1) для сдвига левого числа и ОСДП,4 СДП, 2 СДП, 1 СДП (выход 154-2) для сдвигаправого числа.СТРКСП х 2 КСП хЗКСП (18)1 СДП = РАЗР х (1 ЯЗ х 2 КСП+15 + 132 х 1 КСП + 133 х 3 КСП ++ 436 х ЗНА), (26)где разряды суммы 131,231, 331, 431 посту 35 пают по входу 153-2, разряды суммы 132,232, 332, 432 - по входу 153 - 4, разрядысуммы 1 ЯЗ, 2 ЯЗ, ЗЯЗ, 433 - по входу 153-5,разряды суммы 135,2 Я 5, 335, 435 - по входу153 - 6, разряды суммы 136, 236, 336, 436 -40 по входу 153-7, ЗНА поступает по входу153 - 2, 1 КСП,2 КСГ 1, ЗКСП, РАЗРП, РАЗЛ повходу 153-1,Сумматор 134 вычитает четыре младших разряда модулей порядков веществен 45 нцх входных чисел А и В, при условии, чтоциклический перенос равен нулю:м разряду суммы прибавляется единица ц клического Параноса 1 Р 13 = 1 А х 18 (33) 2613 = 2 А28 (34) ЗСН =2 А е 28 (35) 1 Р 23 =(1 А+ 18) х (2 А+ 28) (36) 1623 = 2013 + 1 Р 23 (37) 133 =1 А Ю 1 В (38) г ЯЗ = 1 Р 13 Е 2 НЗ . (39) 353 - 2613(1 Р 13 х 2 НЗ) Ж ЗН 2 (40) 453 = (ЗН 2 х 1823) Ю 432 А, (41) г е разряды порядка А поступают по входу 1 7 - 2, разряды порядка В - по входу 157 - 1.Сумматор 136 вычитает четыре сарших р зряда модулей порядков, вещественных в одных чисел А и В для дпределения того, ч о разность порядков больше или равна 15 3624 = 6 А х б В + (6 А + 68) х 5 А х 58 (42) 7 Н 4 = 7 А Ю 7,8 (43) 854 А = 8 А В 88 Ю (7 А х 78) (44) 5 Я 4=5 А 9 5 В (45) 635= 6 А Э 689 (5 Ах 58) (46) 734 = 7 Н 4 Ж 3624 (47) 834 = (7 Н 4 х 3624) Ж 854 А, (48) г е разряды порядка А поступают по входу 1 8 - 1, разряды порядка В - по входу 158 - 2.Сумматор 137 складывает или вычитает ч тыре младших разряда модулей порядков в одных чисел вещественного А и целого В и и условии, что циклический перенос рав н нулю. ЗН 5 = ЗАЦ Ю ЗПЦП (49) 1625 = 2 АЦ х.2 ПЦП + (2 АЦ+ + 2 ПЦП) х 1 АЦ х 1 ПЦП (50) 435 С =4 АЦЮ 4 ПЦПЮ (ЗАЦх ЗЦПЦ) (51) 135=1 АЦ 6 1 ПЦП (52) 235 = 2 АЦУ 2 ЦПЦЭ (1 АЦ х 1 ПЦП) (53) ЗЯ 5 = 1025 Ж ЗН 5 (54) 435 =(ЗН 5 х 1035)Э 435 С, г е разряды АЦ поступают по входу 159 - 1, р зряды ПЦП - по входу 159-2.Сумматор 138 вычитает четыре младих разряда модулей порядков входных чис л вещественного А и целого В при у ловии, что циклический перенос равен 1, т е. к младшему разряду суммы прибавляетс единица циклического переноса: 1 Р 16 = 1 АЦ + 1 ПЦП (56) 2616=2 АЦх 2 ПЦП . (57) 2 Н 6=2 АЦ Ю 2 ПЦП (58) 1 Р 26 = (1 АЦ + 1 ПЦП) х (2 АЦ + + 2 ПЦП) (59) 1 О 26=2 а 16 + 1 Р 26 (60) 156=1 АЦ ю 1 ПЦП (61) 256 = 1 Р 16 В 2 Нб (62) 356-2616 Ю (1 Р 16 х 2 Н 6) Ю ЗН 5 (63) 436 =(ЗН 5 х 1626) Ф 435 С, (64) г е разряды АЦ поступают по входу 160-1 р зряды ПЦП - по входу 160-2. Сумматор 139 вычитает четыре старшихразряда модуля порядка вещественноговходного числа А из старшего разряда порядка целого входного числа В,5 5 Я 7=5 АЦ У. 5 ПЦП (65)637=(5 АЦ х 5 ПЦП) 9 6 АЦ (66)3027 = 6 АЦ х 5 ЦА х 5 ПЦП (67)737 = 7 АЦ У 3627 (68)837-(7 АЦ х 3627) Ю 8 АЦ, (69)10 где разряды АЦ поступают по входу 161-1,разряды ПЦП - по входу 161 - 2.Узел 140 обращает пооядок входноголевого числа ААЦ = ЗНАЮ А,где = 1-8. (70)15 В коммутаторе 141 формируются сигналы БР 15 Л (выход 169 - 1) для левого числа иБ Р 15 П (выход 169 - 2) для правого числа, коммутаций результатов, формируемых в узлах142-147, посредством сигналов, формируе 20 мых в узле 128, выдвигающие число заразрядную сетку, если разность порядковбольше или равна 15.БР 15 П = РАЗП х (2 БР 15 х 2 КСП ++ ЦПЦ х 1 КСЛ, (72)где СТР формируется по формуле(18);30 РАЗП - по формуле Р),ЦПЦ поступает по входу 168-1,РАЗП, 1 КСП,2 КСП,ЗКСП,4 КСП,1 КСП -по входу 168 в ,1 БР 15 - по входу 168 - 3,35 2 БР 15 - по входу 168 - 4,ЗБР 15 - по входу 168 - 5,4 БР 15 - по входу 168 - 6,5 БР 15 - по входу 168-7,6 БР 15 - по входу 168-8.40 Узел 142 формирует сигнал БР 15, указывающий, что разность порядков больше илиравна 15 при сложении модулей порядковвещественных входных чисел А и В.2 Р 21 = (ЗА+ 38) х (4 А+ 48) (73)45 58 АВ = 5 А+ бА+ 7 А+ 8 А+ 58++ 68+78+85 (74)2621 = 4 А х 48 (4 А + 48) х ЗА х ЗВ (75)1 БР 15=58 АВ+2621+2 Р 21 х 1621, (76)где 1 С 21 формируется как в формуле (12).50 Разряды порядка А поступают по входу162-1,разряды порядка В - по входу 162-2,Узел 143 формирует сигнал БР 15 при. вычитании модулей порядков веществен 55 ных входных чисел А и В при условии, чтоциклический перенос равен нулю.2822 = 4 А х 48 (4 А+ 48) х ЗА х 38 (77) 2 Р 22 = (4 А + 48 х (ЗА + 3 8) (78) 1642 = 2622 + 2 Р 22 х 1622 (79)