Помехоустойчивый триггер

(с 00 ГОСУДАРЕ Е 161 Ф 1 ЫИ КОМИТЕТПО И.ЗОХРЕ ТЕ НИЯМ И ОТКРЫТИЯМГ 1 РИ ГКНТ СССР ОПИСАНИЕ ИЗОБР МУ СВИДЕТЕЛЬСТ(71) Рязанский радиотехнический институт (72) А.В.Симкин(56) Ивторское свидетельство СССР М 600698, кл, Н 03 К 3/286, 1975.Авторское свидетельство СССР М 1506545, кл. Н 03 К 23/00, 1988,(54) ПОМЕХОУСТОЙЧИВЫЙ ТРИГГЕР(57) Изобретение относится к автоматике и телемеханике и может быть использовано для деления в два раза частоты следования импульсных сигналов со случайными моментами прихода и окончания с одновременным запоминанием бинарного состояния импульсного сигнала, а также для построения различных пересчетных и распределительных устройств, работающих в условиях действия интенсивных высокочастотных помех. Цель изобретения - расшиИзобретение относится к автоматике и телемеханике и может быть использовано для деления в два раза частоты следования импульсных сигналов со случайными моментами прохода и окончания с запоминанием бинарного состояния импульсного сигнала, а также для построения помехоустойчивой памяти различных пересчетных и распределительных устройств, работающих в условиях действия интенсивных высокочастотных помех.Целью изобретения является расширение функционзльных воэможностей и повышение помекоустой ивости. ЯО , 1688402 А 1(51)5 Н 0 К 17/60, 3/037 рение функциональных возможностеи и повышение помехоустойчивости - достигается путем введения в каждое иэ плеч триггера управляемого фазоинвертора, компараторов, алгебраического сумматора, пассивной нелинейной интегрирующей КС-цепи, усилителя постоянного тока, элемента И-ИЛИ - НЕ, элемента И - НЕ, резисторов, ключевых элементов и преобразователей уровней, Устройство также содержит входную шину, выходные шины, общую шину, элемент И - ИЛИ-НЕ и элемент И - НЕ. Помехоустойчивость повышается за счет нелинейного изменения параметров пассивных нелинейных интегрирующих КС-цепей плеч триггера, а расширение функциональных возможностей обусловлено наличием выходных сигналов триггера, изменяющихся как по положительным, так и по отрицательным фронтам входных импльсов, 1 з,п. ф-лы, 6 ил,Поставленная цель достигается за счет введения новых конструктивных признаков, обеспечивающих высокую помехоустойчивость нелинейным изменениям параметров пассивных нелинейных интегрирующих ВС- цепей плеч триггера, а также обеспечивающих возможность получения выходных сигналов, изменяющихся как по положительным, так и по отрицательным фронтам входных импульсов,На фиг.1 приведена блок-схема помехоустойчивого триггера для двухполярного входного сигнала + г(т), Для однополярного входного сигнала г(т) в данной блок-схемеоткрытый диод Ч 016 и транзисторы ЧО 32, ЧОЗ 1 удерживает отключенной +ПОС от данной нелинейной интегрирующей НС-цепи,Перешедший выходной сигнал Ч 1(т) первого плеча триггера в отрицательную область изменения снимает с прямого Ч 1= 0 и инвергного Ч 1 = 1 выходов компараторов ОА 4, ОА 8 запрет по первой логике микросхемы ООЗ на переход выходного сигнала Ч 2(т) второго плеча триггера из нижнего отрицательного уровня Чг = -0,5 в противоположное положительное состояние. Вторая и четвертая микросхемы ООЗ из-за наличия несовпадения на входах сигналов сохраняют единичные сигналы на выходе. Поэтому их диоды Ч 012, Ч 07 и Ч 014, Ч 01 со своими ключевыми транзисторами ЧТ 17-ЧТ 19 и ЧТ 1 - ЧТЗ находятся в закрытом состоянии, не оказывая влияния на перезаряды емкостей р-и-переходов обеих интегрирующих ВС-цепей. В то же время за счет совпадения единичных сигналов Ч 1= 1 и Ч 2 = 1 по третьему логическому правилу выражения (16) на входе третьего логического устройства микросхемы 003 и образования на его выходе логического нуля диоды Ч 013, ЧО 4 с ключевыми транзисторами ЧТ 12, ЧТ 13 оказываются открытыми, В результате этого выходной сигнал Ч 1(т) первого плеча триггера под действием открытых транзистора ЧТ 13 и диода ЧО 4 оказывается зафиксирован в крайнем нижнем значении Ч 1(т = - 0,5, что исключает ложный возврат данного выходного сигнала Ч 1(т) в положительную область.На четвертом временном участке иэ-за перехода общего входного сигнала 2(т) в момент тэ через нулевой уровень порога в отрицательную область изменения нэ выходах УПТ ОА 1 и ОА 5, согласно выражениям (12) и (14), формируются инверсные положительные сигналы 21(т) О и 2 г(тО, под действием которых на выходах компараторов ОА 2 и ОА 6 образуются состояния сйгналов вида: 21 = О, 21 = 0 и 22 = 1, 22 = О. Эти вновь образовавшиеся состояния сигналов в сочетании с сохранившимися от предыдущего участка состояниями выходных сигналов обоих плеч триггера Ч 1(т) и Ч 2(т) на выходах компараторов ОА 4 и ОА 8 образуют следующую общую комбинацию состояний сигналов:21 = 1 и 21 = ОДА. - 1 и 22 = О, Ч 1 = 0 и Ч 1= =1,Ч 2=0 иЧ 2=1,Под действием обьединенной совместной комбинации из состояний трех сигналов на входе ЛУ 121 =1,Ч 1 =О,Чг=о образовавшаяся логическая единица на выходе первой половины микросхемы 002 сохраняет подключенной - ПОС к нелинейной интегрирующей НС-цепи первого плеча триггера, В то же время образовавшаяся на входе ЛУ 2 объединенная совместная комбинация из состояний трех сигналов21 = О, Ч 1 = 1, Ч 2 = 0логическим нулем с выхода второй половины микросхемы 002 сохраняет отключенной +ПОС от данной нелинейной интегрирующей ВС-цепи, Под действием положительного входного сигнала 2 ф) первого плеча триггера и остаточного напряжения на открытом диоде ЧО 4 и открытом транзисторе ЧТ 13, обеспечивающих привязку выходного сигнала Ч 1(т) первого плеча триггера к уров н ю Чф) = - 0,5, под действием нулевого потенциала третьего логического устройства совпадения сигналов микросхемы 003 выходной сигнал Ч 1(т) все же успевает к концу четвертого участка вырасти по кривой 4 фиг.2,6 до уровня остаточного напряжения на открытом диоде Ч 04. В то же время выходной сигнал Чг(т) второго плеча триггера на данном четвертом участке при отключенных обоих - ПОС и +ПОС нулевым потенциалом с обоих выходов микросхемы 004 под действием объединенных совместных комбинаций из состояний трех сигналов на входах ЛУЗ и ЛУ 42 г = 1. Ч 1 = 1, М = 0 и Ь = О, Ч 1 = О, Чг = 1 возрастает с внутренней ООС по кривой 13 (фиг,2,) в от крайнего нижнего значения Н 2(с) - 0,5 до нулевого уровня порога Ч 2(т) = =О, Выходное напряжение Ч 2(с) второго плеча триггера на данном временном участке сначала медленно нарастает вблизи нижнего уровня иэ-эа большого значения суммарной емкости С(Ч 2) =- Со варикапов Ч 08, Ч 09 (максимального значения емкости варикапа ЧО 9 и минимального значения емкости варикапа Ч 08). а затем по мере уменьшения результирующей емкости С(Ч 2) и, следовательно, уменьшения параметра т (Ч 2) = К 71 С(Ч 2) нелинейной интегрирующей КС- цепи по спадающей кривой 3 фиг,З с максимального значения тмакс - то=В 71 СО при Ч 2(1) = -0,5 до минимального значения тм,н = й 71 Смин при Ч 2(т) = 0 резко увеличивается и достигает максимального значения вблизи нулевого порога, Такое нелинейное изменение параметра т (Чг) = В 73 С(Ч 2) пассивной нелинейной интегрирующей ВС-цепи второго плеча триггера при отключенных - ПОС и +ПОС способствует эффективному подавлению выбросов помех, искажающих полезный сигнал, когда он находится ниже нулевого уровня порога. В результате этогодостигается высокая точность определения моментов пересечения выходным сигналом Чг нулевого порога при переходе инвертированного входного сигнала 2 г второго плеча триггера из отрицательной в положительную область изменения,При переходе на пятом временном участке в момент т 4 выходного сигнала Чг второго плеча триггера через нулевой порог в положительную область изменения по кривой 14 фиг.2,в на прямом и инверсном выходах компаратора ОА 8 образуются значения Чг = 1 и Чг = О, Под действием единичного прямого значения Чг = 1 открываются управляющие транзисторы ЧТ 6, ЧТ 7 и от них открывается ключевое устройство первой половины микросхемы 001. Поэтому УПТ ОА 1 первого фазоинвертора без изменения фазы, согласно выражению (12), пропускает на выход отрицательный входной сигнал 2 ф) = - 2 при Нг(т) О, Из-за сменившихся состояний сигналов на выходах компараторов ОА 8, ОА 2 и сохранившихся значений состояний на выходах компараторов ОА 4, ОА 8 от предыдущего участка образуются следующие комбинации сигналов: 2 = 0 и 21- 1, 2 г - 1 и 2 г = О, Ч - 0 и Ч 1 - 1, Чг- -1 и Чг =О.Ппд действием отрицательного входного сигнала 21 - - 2(т) с выхода первого фазоинвертора и подключенной -ПОС к нелинейной интегрирующей ЯС-цепи первого плеча триггера значением на входе ЛУ 1 объединенной совместной комбинации иэ состояний трех сигналов21=0,Ч О,Чг=выходной сигнал Чф) первого плеча триггера резко уводится по кривой 5 (фиг.2,б) в крайнее нижнее значение Ч(т) = - 0,5, предотвращая ложный переход выходного сигнала Ч(т) в положительную область. В то же время образовавшаяся на входе ЛУ 2 обьединенная совместная комбинация из состояний трех сигналов2 1,Ч 1,Чг 0логическим нулем с выхода второй половины микросхемы 002 поддерживает отключенной +ПОС от данной нелинейной интегрирующей ЯС-цепи. После перехода выходного сигнала Чг(т) второго плеча триггера в положительную область изменения Чг 0 на входе ЛУЗ образуется обьединенная совместная комбинация из состояний трех сигналов2 г 1,Ч 1,Чг 1,под действием которой логический нулевой потенциал на выходе первой половины микросхемы 004 продолжает поддерживать отключенной - ПОС от второй нелинейной интегрирующей ЯС-цепи. Образовавшаяся в это время на входе ЛУ 4 объединенная совместная комбинация из состояний трех сигналов2 г=О,Ч 1=0,Чг=Оединичным значением с выхода второй половины микросхемы 004 и закрытого под ее действием диода Ч 016 с транзисторами ЧТ 32, ЧТ 31 и открытого транзистора ЧТ 23 охватывает +ПОС вторую нелинейную интегрирующую ЯС-цепь с выхода УПТ ОА 7 через резистор Я 56, под действием которой выходной сигнал Чг(т) уводится по кривой 14 фиг.2,в в крайнее верхнее положение Чг(т) = =0,5, При этом параметр г (Чг) нелинейной интегрирующей ЯС-цепи иэменяе 1 ся по кривой 3 фиг,З от минимального значения тмин = т (Чг)= Я 71 Син при Чф) = 0 до максимального значения табаке(Чг) = Я 71 Со приЧг(1) = 0,5.Под действием образовавшейся комбинации выходных сигналов обоих плеч триггераЧ 1=0 иЧ 1=1,Чг=1 иЧг 0на входах четырех логических устройств совпадения микросхемы 003 производится устранение совпадения единичных сигналов на входе третьего логического устройства. В результате этого снимается запрет на переход выходного сигнала Чф) первого плеча триггера с нижнего Ч = -0,5 уровня в противоположное состояние. В то же время, согласно второму логическому условию (16), образовавшиеся на входе второй схемы совпадения два единичных сигнала Ч - 1 и Чг = 1 своим выходным логическим нулем открывают диод ЧО 12 и транзистор ЧТ 19 с диодом ЧО 7, обеспечивая привязку выходного сигнала Чг второго плеча триггера к верхнему положительному уровню Чг(т)- =0,5. Такая привязка выходного сигнала Чг(т) к положительному уровню исключает случайный переход данного сигнала в отрицательную область изменения, а следовательно, исключается сбой процесса удвоения данным помехоустойчивым триггером периода следования входного импульсного сигнала, Три других логических устройства микросхемы 003 в это время из-эа отсутствия на их входах совпадения единичных сигналов не оказывают влияния на состояния выходных сигналов Ч(т) и Чг(1) обоих плеч триггера,При переходе на шестом участке от т 5 до М общего входного сигнала 2 через нулевой порог в положительную область изменения Щ)0 на прямом и инверсном выходах компаратора ОЯ 2 формируются парные значения 2 - 1 и 2 - О, которые в сочетании с сохранившимися предыдущими эначения 24168840223ми на выходах компараторов ОА 4, ОА 6, ОА 8 образуют общую комбинацию состояний сигналов вида21 1 и 21 = О, 22 = О и Ъ =- 1, Ч 1 = 0 и Ч 1= = 1, Ч 2 = 1 и Ч 2 О.Образовавшаяся на входах ЛУ 1 и ЛУ 2 обьединенная совместная комбинация иэ состояний трех сигналов21 = 1, Ч 1 = О, Ч 2 =- 1 и 21 О, Ч 1 - 1, Чг - О,своими выходными логическими нулями микросхемы 002 через открытые диоды НО 5, Ч 06 и открытые транзисторы ЧТ 14 - ЧТ 16, ЧТ 5, ЧТ 4 отключает +ПОС и - ПОС от первой нелинейной интегрирующей ВС-цепи. Поэтому выходной сигнал Ч 1(т) данной интегрирующей ВС-цепи под действием положительного входного сигнала 21(т) = 2(т) с внутренней ООС нарастает по кривой 6 фиг.2,б на рассматриваемом участке от Чф) =- 0,5 до Чф) = О, Происходящее на этом участке уменьшение параметра г(Ч 1) =В 20 С(Ч 1) пассивной нелинейной интегрирующий ВС-цепи по спадающей кривой 3 фиг,3 с максимального значения хмакс - то = В 20 Со при Чф) = - 0,5 до минимального значения Тмин = В 2 ОСмин при Ч 1(с) = 0 способствует эффективному подавлению выбросов помех и достижению высокой точности определения моментов пересечения выходным сигналом Чф) первого плеча триггера нулевого порога при переходе прямого входного сигнала 2 ф) данного первого плеча триггера в положительную область изменения, Действующая на входе ЛУ 3 объединенная совместная комбинация иэ состояний трех сигналов22 = О, Ч 1 = 1, Ч 2 =- 1,продолжает удерживать логическим нулем с выхода первой половины микросхемы 004 через открытые диод Ч 015 и трднзисторы ЧТ 28 - ЧТ 30 - ПОС в отключенном состоянии, а объединенная совместная комбинация из состояний трех сигналов на входе ЛУ 422= 1,Ч 1=0,Чг=О,логической единицей на выходе второй половины микросхемы 004 и закрытых под действием этой единицы диода ЧО 16 и транзисторов ЧТ 32, ЧТ 31 продолжает осуществлять охват +ПОС нелинейной интегрирующей ВС-цепи второго плеча триггера, Действующий на входе данной нелинейной интегрирующей ВС-цепи инвертированный согласно выражению (15) сигнал 2:(1) - -2(т) при Ч 1(т) О отрицательной полярности уменьшает уровень выходного синдпа по кривой 15 фиг.2,в на уровень остаточного напряжения открытого в это время диода ЧО 7. Такое принудительное привязывзние выходного сигнала Чгвторого плеча триггера к верхнему уровнюЧ 2= 0,5 способствует устранению преждевременного перехода данного внходногосигнала через нулевой порог в отрицательную область, тем самым устраняется сбойпроцесса удвоения периода следования выходного сигнала Чг второго плеча триггерапо сравнению с периодом следования общего входного сигнала 2(с).При переходе на седьмом участке в момент 1 б выходного сигнала Чф) первого плеча триггера через нулевой порог вположительную область изменения по кривой 7 фиг,2,б на прямом и инверсном выходах компаратора ОА 4 образуются парныезначения Ч 1 = 1 и Ч 1 = О, Под действиемединичного значения Ч 1= 1 с прямого выхода компаратора и открытые управляющиетранзисторы ЧТ 20, ЧТ 21 ключевое устройство второй половины микросхемы 001 оказывается в открытом состоянии. ПоэтомуУПТ ОА 5 второго фаэоинвертора пропускает согласно выражению (14) без измененияфазы положительный входной сигнал 2(т) ==2(1) при Чф) О, В результате сменившихсясостояний сигналов на выходах компараторов ОЛ 2, ОА 6 и сохранившихся от предыдущего участка значений состояний сигналовна выходах компдраторов ОЛ 4, ОА 8 образуются следующие общие комбинации сигналов:21 = 1 и 21 = О, 22 = 1 И Л 2 .= О, Ч 1 = 1 и Ч 1=- О, Ч 2 =- 1 и Ч 2 = О,Обрдзовзннне на входах ЛУ 2 и ЛУ 4 обьединеннне совместные комбинации иэ состояний трех сигналов21 = О, Ч 1 = О, Ч = 0 и Л 2 = О, Ч 1 " 1, Ч 2 = 0создают нд выходах вторых половин микросхем 002 и 004 логические единицы, поддействием которнх диоды Ч 06 и Ч 016 сосвоими каскадами нд трднзистордх ЧТ 5, ЧТ 4и ЧТ 32, ЧТ 31 закрыты. Обе нелинейные интегрирующие ВС-цепи, охваченные +ПОС свыходов своих УПТ ОАЗ и ОА 7. уводят обавыходных сигнала в крайнее верхнее значение Ч 1(т) =- 0,5 и Ч 2(1) =0,5 по кривым 7 и 16фиг, 2, б, в. Резкому уводу выходного сигнала Ч.(с) второго плеча триггера на максимальннй уровень Чг(т) == 0,5 такжеспособствует обрдзовавшаяся согласно выражению (14 положительная полярностьвходного сигнала 2 ф) = 2(с) на выходе УПТОА 5 второго Фдзоииоерторд из-зд переходавыходного сигнала Ч 1 первого плеча триггера в положисельную область Ч 1(т)О,Переход с +ПОС выходного сигнала Ч 1(т)первого плсчд триггерд в крайнее верхнеезнзчени Ч 1(с) = 0.5 сопрспожддстся увели 25261688402чением параметра т (Ч 1) - В 20 С(Ч 1) нелинейной интегрирующей ВС-цепи по кривой 3 фиг.З с минимального значения тин =В 20 Смин при Ч 1(т) - 0 до максимального значения т 4 зкс = В 20 Со при Ч 1(с) = 0,5. Наличие на входах ЛУ 1 и ЛУЗ объединенных совместных комбинаций иэ состояний трех сигналов21 1,Ч 1 1,Ч 2 1 и 22 1,Ч 1 1,Чг 1 обеспечивает формирование нулевых сигналов на выходах первых половин микросхем 002 и 004, а следовательно, открытие диодов Ч 05 и Ч 015 со своими транзисторами ЧТ 14 - ЧТ 16 и ЧТ 28-ЧТЗО и отключение -ПОС от каждой нелинейной интегрирующей ВС-цепи.Образовавшаяся комбинация прямых и инверсных выходных сигналов обоих плеч триггераЧ 1=1, Ч 1=0, Чг, Чг=Она входах четырех логических схем совпадения микросхем 003 устраняет совпадение единичных сигналов на входе второй логической схемы совпадения и снимает запрет на переход выходного сигнала Чг в противоположную отрицательную область. Вновь образовавшаяся по четвертому логическому правилу (16) комбинация совпадений двух единичных сигналов Ч 1- 1 и Чг - 1 на входе четвертой логической схемы логическим нулем на выходе через открытый диод Ч 014 и открытые транзисторы ЧТ 1-ЧТЗ обеспечивает привязку выходного сигнала Чф) первого плеча триггера к верхнему значению Чф) = 0,5. Такая привязка выходного сигнала Ч 1(т) к верхнему уровню Ч 1(т) - 0.5 исключает случайный переброс данного выходного сигнала Ч 1(1) в отрицательную область, что способствует сохранению режима удвоения периода следования выходного сигнала Ч 1(т) первого плеча триггера. На входах первой и третьей логических схем отсутствует совпадение единичных сигналов, поэтому данные устройства на данном седьмом участке не влияют на работу обеих нелинейных интегрирующих ВС-цепей.В процессе перехода на восьмом участке общего входного сигнала 2(т) в момент т 7 через нулевой порог в отрицательную область 2 ф) О на прямом и инверсном выходах компараторов ОА 2, ОА 6 изменятся на значения 21 - 0 и 21 - 1. 22 " 0 и 22 - 1, а на выходах двух других компараторов ОА 4, ОА 8 значение состояний сигналов сохранится прежним, так что общая комбинация состояний сигналов примет вид21-Ои 21-1,Ь-О и 72" 1, Ч 1-1 и Ч 1О,Ч 2 1 иЧ 2 О. Под действием объединенной совместной комбинации иэ состояний трех сигналов на входе ЛУ 221 = 1, Ч 1 = О. Чг = 0и образовавшейся логической единицы на выходе второй половины микросхемы 002 нелинейная интегрирующая ВС-цепь первого плеча триггера продолжает быть охваченной +ПОС. Действующий согласно выражению (12) сигнал отрицательной полярности 2 ф) = - 2(т) при Ч 2(т)0 на входе данной нелинейной интегрирующей ВС-цепи уменьшает по кривой 8 фиг.2,б выходной сигнал Чф) первого плеча триггера на уровень остаточного напряжения открытого диода Ч 01. В то же время действующая на входе ЛУ 1 объединенная совместная комбинация из состояний трех сигналов21=0, Ч 1-1, Чг =1выходным логическим нулем с выхода первой половины микросхемы 002 через открытые диод Ч 05 и транзисторы ЧТ 14 - ЧТ 16 сохраняет отключенной -ПОС от данной нелинейной интегрирующей ВС-цепи. Объединенная совместная комбинация иэ состояний трех сигналов, действующая на входах ЛУЗ и ЛУ 422 - О, Ч 1 = О, Чг = 1 и 22 - 1, Ч 1 = 1, Чг - О, своими логическими нулями с выходов первой и второй половин микросхемы 004 через открытые диоды Ч 015, Ч 016 и открытые транзисторы ЧТ 28-ЧТЗО, ЧТ 32, ЧТ 31 поддерживают отключенными +ПОС и - ПОС от второй нелинейной интегрирующей ВС-цепи. Под действием отрицательного входного сигнала 22(т) = -2(т) при Ч 1(т)0 выходной сигнал Чг(т) второй нелинейной интегрирующей ВС-цепи с внутренней ООС изменяется по кривой 17 фиг,2,в с верхнего Чф) - 0,5 до нулевого Чг(т) = 0 уровня порога. Уменьшающийся на этом участке параметр т (Ч 2)- В 71 С(Ч 2) пассивной нелинейной интегрирующей ВС-цепи по спадающей кривой 3 фиг.З с максимального значения тмакс = Го = В 71 Со при Ч 2(т) = 0,5 до минимального значения тнин - В 71 смин при Ч 2(с) "0 способствует подавлению выбросов помех и достижению высокой точности определения момента пересечения выходным сигналом второго плеча триггера нулевого порога при переходе прямого входного сигнала 22(1) данного плеча триггера в отрицательную область изменения.Работа триггера на последующем девятом участке при переходе выходного сигналаа Ч 2(т) второго плеча три гге ра в отрицательную область повторяет работу рассмотренного первого участка. Выходные сигналы Ч 1 и Ч 2, изображенные на фиг.2,г,д, 27 1 б 88402соответствуют состояниям выходных сигна. лов Ч 1(т) и Ч 2(т) обоих плеч триггера, образующихся путем сравнения каждого из этих непрерывных сигналов с заданным выходным уровнем порога а =- О,Отличительной особенностью рассмотренного помехоустойчивого триггера является его способность в условиях действия интенсивных высокочастотных помех с помощью вероятностных реле обоих плеч триггера совместно выделять вероятности превышения каждым вторым импульсным сигналом заданного уровня порога а = 0,5 и одновременно подавлять (устранять) входной импульс между выделяемыми сигналами, При этом высокая помехоустойчивость процесса деления в два раза частоты следования исходных импульсных сигналов достигается как нелинейным изменением параметров т 1 (Ч 1) ит 2 (Ч 2) вероятностных реле обоих плеч триггера при нарастании и спаде их выходных напряжений Чф) и Ч 2(т), так и за счет управления пороговыми положительными обратными связями объединенной совместной комбинацией из состояний трех сигналов: входного и выходного сигналов одного плеча триггера и выходного сигнала противоположного плеча триггера - в сочетании с логическим устройством корректировки состояний выходных сигналов обоих плеч триггера, Известным методом деления в два раза частоты следования импульсных сигналов безынерционным триггером в сочетании с предварительным сглаживанием и последующим ограничением входного импульсного сигнала на однозвенной и многозвенной интегрирующей ВС-цепи невозможно достичь такой высокой помехоустойчивости. Наличие же выходных сигналов изменяющихся по разным фронтам входного импульса расширяет функциональные возможности,Проведенное на Ц 8 М моделирование выражений (1)-(11) подтвердило высокую помехоустойчивость процесса деления в два раза частоты входного сигнала при дисперсиях помехи С = 0,125 и 0 -0,5. Резуль 2таты моделирования отражены в графиках фиг.5,б. Реализованный по фиг.4 помехоустойчивый триггер не имеет подстроечных элемен ов, что упрощает его практическую реализацию. Сглаживающие свойства триггера задаются начальныл 1 значением емкости влрикапов ЧО 2, ЧОЗ и Ч 08. Ч 09, а также значениел 1 резисторов В 20 и В 71,Формула изобретения 1. Пол 1 ехпустойчивый триггер, содержащий входную шину и два плеча, каждое из которых содержит первый элемент И - НЕ, первый элемент И-ИЛИ-НЕ и выходную шину, отличающийся тем,что,сцелью повышения помехоустойчивости и расширения функциональных воэможностей, в каждое его плечо введены управляемый фазоинвертор, алгебраический сумматор, два компаратора, второй элемент И - НЕ, второй элемент И-ИЛИ-НЕ, усилитель постоянного тока, имеющий коэффициент усиления, равный двум, два ограничительных резистора, четыре ключевых элемента, четыре преобразователя уровня и пассивная нелинейная интегрирующая ВС-цепь, содержащая постоянный резистор, два вари- капа, два резистора и два конденсатора, причем вход и выход пассивной нелинейной интегрирующей ВС-цепи соединены соответственно с первым и вторым выводами постоянного резистора, второй вывод которого соединен с анодом первого варикапа и с катодом второго варикапа, катод первого и анод второго варикапов соединены соответственно через первый и второй резисторы с общей шиной и соединены соответственно через первый и второй конденсаторы с общей шиной, в каждом плече входная шина соединена с информационным входом фазоинвертора, выход которого соединен с прямым входом первого компаратора и с двухполярным входом алгебраического сумматора, выход которого соединен со входом пассивной нелинейной интегрирующей ВС-цепи, выход которой соединен с прямым входом усилителя постоянного тока, выход которого соединен с прямым входом второго компаратора и через первый и второй ограничительные резисторы соответственно с суммирующими входами алгебраического сумматора на положительную и отрицательную полярности сигнала, прямой выход второго компаратора соединен с входами первой структуры И первого элемента И-ИЛИ-НЕ и с первым входом первого элемента И-НЕ, инверсный выход второго компаратора соединен со входами первой структуры И второго элемента И-ИЛИ - НЕ и с первым входом второго элемента И-НЕ, инверсный и прямой выходы первого компаратора соединены соответственно с первыми входами вторых структур И второго и первого элементов И - ИЛИ-НЕ. выходы которых соединены соответственно через первый и второй преобразователи уровней с управляющими входами первого и второго ключевых элементов, которые коммутируют соответственно суммирующие входы алгебраического сумматора на положительную и отрицательную полврност сигнала с(Х(В ОГ Ог чатрнгге(ч( Г,(с (,нд сара 1 Ой Ц Р Эн гащ(ние арьединен(в(х ссенес тна(х ноЮ инаций нэ составний трех сигналов 72, Ч 1, Ч 2 и 22, Ч 1, Ч 2 ив входах логичеснил устройств 3 РЕНИЕ нслпднсх нг Оинации иЭ СРСТОР - НИР ТРЕХ сигналов а аченнг (.ди ение С(ЛОГТ- н нп(т щ(ит(а(" (И ГОСТОинй т Ри снГ на лав 71,11, Ч 2 и 21,Ч 1,Ч 2 на входах ЛОГИЧОСНИХ УСТРсйс(в(ПСТПРНнй СОСТОЛний анисОое(с( иР Х СГ,О Г Гсл щллатг (Г (4 эа и:пд и( нано(Р(ааХОДТГсигнала л х Г 01 но Г 0си( н;(ла СВР ИДЛРПЕГЛОГи ЧаТРИГ( Еа вхадно(осигнала пий иэГГ:ТОРДЛР В(ОРОГГплеча ВТОР (ГОплачатриггера вторга Оплечатриггера первогоплечатриггера нии тралсигналов т; г(ора ДИР ВТООСго плеча7,1-21г,-г-о 011 101 110 7,Ч, Ч,г,ч,ч 2 ЧЧг гсчЧ Чг г ч ГП: + ГГ)С Ч щ г ЧгЧ щ( г Ч 1 гГ(Г ОО(2 1 ОО ОПС О 1 общей шиной, которая соединена с инверсными входами компараторов, выходы первого и второго элементов И- НЕ соединены соответственно через третий и четвертый преобразователи уровней с управляющими входами третьего и четвертого ключевых элементов, которые соответственно коммутируют аноды с катодами первого и второго варикапов пассивной нелинейной интегрирующей ЯС-цепи, прямой выход второго компаратора каждого плеча соединен с выходной шиной и с управляющим входом управляемого фазоинвертора другого плеча, прямые выходы вторых компараторов первого и второго плеч соединены соответственно со вторыми входами вторых структур И второго элемента И-ИЛИ-НЕ второго плеча и первого элемента И-ИЛИ - НЕ первого плеча и соединены соответственно со вторыми входами второго элемента И-НЕ второго плеча и первого элемента И - НЕ первого плеча, инверсные выходы вторых компараторов первого и втооого плеч соединены соответственно со вторыми входами вторых структур И первого элемента ИИЛИ-НЕ второго плеча и второго элемента И-ИЛИ-НЕ первого плеча и соединены соответственно со вторыми входами первого элемента И - НЕ второго плеча и второго элемента И - НЕ первого плеча.2. Триггер по п.1, от л и ч а ю щи й с я тем, что для двухполярного входного сигнала управляемый фаэоинвертор содержит усилитель постоянного тока, ключевой элемент и преобразователь уровня, вход и выход которого соединены соответственно с управляющим входом управляемого фазоинвертора и с входом управления клю евого элемента, который коммутирует информационный вход управляемого фазоинвертора с положительным входом усилителя постоянного тока, отрицательный вход и выход которого соединены соответственно с информационным входом и выходом управляемого фазоинвертора,утго ЯБ 0 Л 0 ЯИ УР Явб Я 9ЯЗО Я 87 УТЗО утгб РА 6 61, г. Ужгоро Заказ 3717 ВНИИПИ Госуд Тиражсгвенного комитета по изобретен 113035, Москва, Ж, Раушская Подписное ям и открытиям при ГКН наб 4/5значение порога а = 0,5 вычитается иэ общего входного сигнала 7(1) и добавляется к выходным сигналам Еф), 22(т) управляемых фазоинверторов обоих плеч триггера, такое же значение уровня порога а - 0,5 подается на инверсные входы первого и второго компараторов и вводятся смещающие положительные напряжения 01- 3 В, Ор = 1 В на катод и анод варикапов пассивной нелинейной интегрирующей ВС-цепи.На фиг.2, 3 приведены эпюры напряжений, поясняющие работу устройства и изменение параметров т 1 (Ч 1) ит 2 Р 2)(кривые 1, 2) обоих плеч триггера в зависимости от значений их выходных сигналов Чф) и Чг(т) с приближенной аппроксимацией этих параметров(кривая 3) на нелинейной интегрирующей ВС-цепи.На фиг.4 приведена принципиальная схема помехоустойчивого триггера для двухполярного входного импульсного сигнала й 2(т),На фиг,5, 6 приведены результаты моделирования на ЦВМ процесса деления надва частоты однополярного входного сигнала, искаженного помехой с дисперсией 6 0,125 и б = 0,5.Устройство (фиг.1) имеет два плеча 1,1 и 1.2, каждое из которых содержит управляемый фазоинвертор 2, первый компаратор 3, алгебраический сумматор 4, пассивную нелинейную интегрирующую ВС-цепь 5, состоящую из постоянного резистора 5.1, первого, второго варикапов 5.2, 5.3, первого, второго резисторов 5,4, 5,5 и первого, второго конденсаторов 5.6, 5,7; усилитель 6 постоянного тока, второй компаратор 7, первый и второй элементы И - ИЛИ-НЕ 8, 9, первый и второй элементы И-НЕ 10, 11, первый и второй ограничительные резисторы 12, 13, первый и второй ключевые элементы 14, 15, первый и второй преобразователи 16, 17 уровня, третий и четвертый ключевые элементы 18, 19, третий и четвертый преобразователи 20, 21 уровня, входную шину 22, выходные шины 23, 24 соответственно плеч 1.1, 1.2, общую шину 25. Управляемый фазоинвертор 2 каждого плеча для двухполярного входного сигнала содержит усилитель 2.1 постоянного тока, ключевой элемент 2.2 и преобразователь 2,3 уровня.В каждом плече входи выход пассивнойнелинейной интегрирующей ВС-цепи 5 соединвн соответственно с первым и вторымвыводами постоянного резистора 5.1, второй вывод которого соединен с анодом ва-,рикапа 5.2 и с катодом варикапа 5.3, катод варикапа 5.2 и анод еарикапа 5.3 соединены5 10 15 20 25 30 35 40 45 50 55 соответственно через резисторы 5.4, 5.5 с общей шиной 25 и через конденсаторы 5.6, 5.7 с общей шиной 25. В каждом плече входная шина 22 соединена с информационным входом фазоинвертора 2, выход которого соединен с прямым входом компаратора 3 и с двухполярным входом алгебраического сумматора 4. Выход сумматора 4 соединен со входом пассивной нелинейной интегрирую 4 Ьй ВС-цепи, выход которой соединен с прямым входом усилителя 6 постоянного тока. Выход усилителя 6 соединен с прямым входом компаратора 7 и через ограничительные резисторы 12, 13 соответственно с суммирующими входами алгебраического сумматора 4 на положительную и отрицательную полярности сигнала, Прямой выход компаратора 7 соединен со входами первой структуры И элемента И-ИЛИ-НЕ 8 и с первым входом элемента И-НЕ 10, инверсный выход компаратора 7 соединен со входами первой структуры И элемента И-ИЛИ-НЕ 9 и с первым входом элемента И-НЕ 11. Инверсный и прямой выходы компаратора 3 соединены соответственно с первыми входами вторых структур И элементов И-ИЛИНЕ 9, 8, выходы которых соединены соответственно через преобразователи 16, 17 уровней с управляющими входами ключевых элементов 14, 15, которые коммутируют соответственно суммирующие входы алгебраического сумматора 4 на положительную и отрицательную полярности сигнала с общей шиной 25, которая соединена с инверсными входами компараторов 3, 7. Выходы элементов И - НЕ 10, 11 соединены соответственно через преобразователи 20,21 уровней с управляющими входами ключевых элементов 18, 19, которые соответственно коммутируют аноды с катодами варикапов 5.2, 5.3 пассивной нелинейной интегрирующей ВС-цепи 5. Прямые выходы компараторов 7 плеч 1.1, 1.2 соединены соответственно с выходными шинами 23 и 24, с управляющими входами фазоинверторов 2 плеч 1.2, 1.1, со вторыми входами вторых структур И элемента И-ИЛИ - НЕ 9 плеча 1.2 и элемента И-ИЛИ-НЕ 8 плеча 1.1 и с вторыми входами элемента И-НЕ 11 плеча 1.2 и элемента И-НЕ 10 плеча 1.1. Инверсные выходы компараторов 7 плеч 1.1, 1.2 соединены соответственно со вторыми входами вторых структур И элемента И-ИЛИ-НЕ 8 плеча 1.2 и элемента И-ИЛИ - НЕ 9 плеча 1.1 и со сторыми входами элемента И-НЕ 10 плеча 1.2 и элемента И-НЕ 11 плеча 1.1.В управляемом фазоинверторе 2 плеч1.1, 1,2 для случая двухполярного входного сигнала в.од и выход преобразователя 2,3 уровня соединены соответственно с управ 18)88402вход дтороо перпяг)гтного реле Лд) плеча либо в прямом значении22(1) = 7(1), ЕСли Чф) - а, (3) либо в инверсном значении72(1) =1 - 7(1) если Чф) (а (4) Об)1 ий входной сигнал 7(1), аналоговые прямые 7 ф), л 2(1) и инверсные 71(1), 72(1) сигналы, а также выходные Ч 1(1), Ч 2(1) сигндлы обоих плеч триггера для каждого текущего такта 0 записываются в рекуррентном виде соответственно:2 п, 21 п, 21 п, 72 п, Чп, Ч 2 п, П = 1, х, Обе нелинейные интегрирующие ВС-цепи 5 вероятностных реле с параметрами Г 1(Н 1) и т 2 (Ч 2), изменяющиеся по двупереключающимся кривым 1, 2 (фиг,З) в зависимости от нарастания и спада выходных напряжений Ч 1(1) и Ч 2(1) с подключаемыми и отключаемыми пороговыми положительными обратными связями, характеризуются рекуррентными апостериорными вероятностями пребывания импульсного сигнала на текущем такте и = О, оо над заданным уровнем порога а в виде фор)улы Байеса:(8) - отношения правдоподобия в первом и втоГ гром плечах триггера, Ч 1 п и Ч 2 п - априрорные оценки состояний импульсного сигнала в первом и втором плечах триггера на предыдущем (п - 1)-м такте, определяемые формулой полной вероятности:Нп = (1 - Р 10) Ч 1 п - 1 + Р 01 (1 - Ч 1 п - 1), (9) Ч 2 п = (1 - Р 10) Ч 1 п - 1+ Р 01 (1 - Ч 2 п), (10) Р 01 и Р 10 - условные вероятности перехода импульсного сигнала через заданный порог а иэ "0" в "1" и наоборот.Переключающиеся параметры т 1 (Ч 1) и т 2(Ч 2) вероятностных реле в зависимости от нарастания и спада выходных напряжений Нф) и Ч 2(1) в каждом плече триггера для упрощения реализации аппроксимируюся одной нелинейной зависимостью 3 (фиг.З), Данная нелинейная зависимость параметров 71 (Ч 1) и т 2 (Ч 2) нелинейных интегрирующих ВС-цепей 5 от выходных напряжений Чф) и Ч 2(1) образуется постоянным резистором 5.1 и включенными в противоположных полярностях двумя вдрикдпдли 5.2, 5.3, барьерные емкости котоГ,х обеспечивают изменение пар 1 етров при здкрытьх р -илпюц 1 им входом фдэоинверторд 2 и го входом управления ключевого элемента 2,2, который коммутирует инфорл 1 дционный входфаэоинвертора 2 с положитсльным входомусилителя 2,1, отрицательный вход и выход 5которого соединены соответственно с информационным входом и выходом фаэоинвертора 2.Обозначим входной сигнал по шине 22как Е(1), выходные сигналы управляемых фаэоинверторов 2 плеч 1,1, 1.2 - соответственно е 1(1) и 72(1), выходные сигналыкомпараторов 3 плеч 1.1, 1.2 - соответственно 71, 21 и Е 2, 22, выходные сигналы ВС-цепей 5 плеч 1.1, 1.2 Нф) и Ч 2(1), выходные 15сигналы усилителей б каналов 1.1, 1.2 -2 Чф) и 2 Ч 2(1) и выходные сигналы компараторов 7 плеч 1.1, 1.2 соответственно Ч 1, Ч 1 иЧ 2, Ч 2. 20В каждом из плеч 1,1, 1,2 триггера алгебраический сумматор 4, пассивная нелинейная интегрирующая ВС-цепь 5,усилитель б с положительными обратнымисвязями на входы алгебраического сумматора 4 представляют собой вероятностное реле (пороговый обнаружитель сигналов).Ключевые элементы 14, 15 служат для отключения или подключения положительных Нобратных связей через резисторы 12, 13 и ЗОуправляются элементами И-ИЛИ - НЕ 8, 9 вгдезависимости от состояния трех сигналов -входного и выходного данного плеча и выходного сигнала противоположного плеча.Усилители б в положительных обратных 35связях обеспечивают увод выходных сигналов Чф) и Ч 2(1) ВС-цепей 5 от заданногоуровня порога "а" либо в крайнее нижнеезначение (О или -0,5), либо в крайнее верхнее значение (1 или +0,5). 40Элементы И - НЕ 10, 11 служат для коррекции состояний вероятностных реле в зависимости от комбинации их выходныхсигналов Ч 1, Ч 2,Для однополярного общего входного 45сигнала л(1) положительной полярности устройство работает следующим образом.Управление фазоинвертором 2 первогоплеча 1.1 триггера осуществляется состоннием выходного сигнала Ч 2 второго плеча 50триггера с последующим пропуском общеговходного сигнала на вход первого вероятностного реле данного плеча либо в прямомзначении2 ф) = 2(1), если Ч 2(1)а, (1) 55либо в инверсном значенииЛф) - -1 - Е(1), если Ч 2(1)а, (2)Управление фаэоинвертором 2 второгоплеча 1,2 триггера осуществляется состоянием сигнала Ч первого плеча триггера спропуском общего входного сигнала напереходах, а их диффузионные емкости аппроксимируют резкое увеличение параметров при одном открытом р-п-переходе варикапа с одновременным уменьшением его прямого сопротивления перехода вблизи граничных значений выходных сигналов Ч 1(т) = О, Чг(1) = 0 и Ч 1(т) = 1, Чг(1) = 1, За единичное максимальное значение выходных сигналов принимается напряжение 4 В (величина порога а = 0,5, соответствует 2 В). Минимальное значение параметров тмин вероятностных реле определяется дисперсией С помехи, искажающей полезный импульсный сигнал (на фиг.З 6 = 0.25). Для двухполярных входных сигналов (т) параметры вероятностных реле изменяются аналогично кривым фиг.З с той лишь разницей, что минимальное значение параметра тин соответствует значениям Ч 1(т) = 0 и Чг(т) = О. а максимальное значение параметра т = г образуется при Ч 1(т) = 0,5 и Чг(т) - + 0,5. Подключение и отключение положительных обратных связей к нелинейным интегрирующим ВС-цепям 5 обоих вероятностных реле в процессе деления в два раза частоты следования информационных импульсных сигналов осуществляется, согласно фиг.2, элементами И - ИЛИ - НЕ 8, 9 плеч фиг.1 по комбинации из состояний трех сигналов, образуемых расположением четырех непрерывных сигналов 21(1), 2 г(т), Чф). Чг(т) по отношению к заданному уровню порога а = 0,5. Случайный удвоенный период следования двух импульсных сигналов в процессе деления помехоустойчивым триггером в два раза частоты следования входного сигнала 2(1) на фиг.2 разбит на восемь временных участков, каждый из которых характеризует процесс переходов общего входного сигнала 2(с) и каждого иэ двух выходных сигналов Ч 1(т) и Чг(т) обоих плеч триггеров через заданный входной и выходной пороги а = 0,5 с образованием на выходе обоих плеч триггера состояний выходных сигналов Ч 1 и Чг(фиг,2, г, д) путем сравнения непрерывных выходных сигналов Чф) и Чг(т) со своими выходными уровнями порогов а = =0,5. Тогда обьединенные совместные комбинации иэ состояний трех сигналов по данным восьми временным участкам распишутся следующим образом,Первая объединенная совместная комбинация из состояний трех сигналов для временных участков 1, 7, 8 (фиг.2) подключает положиельную обратную связь +ПОС к нелинейной инте рирующей ВС-цепи 5 первого плеча трип еоа и переводит выходной сигнал Чф) в обпасть выше уровня порога а,5 в слу д-, кпгда выполняется логиче+ПОС от данной нелинейной интегрирующей ВС-цепи 5 на всех других пяти временных участках, когда Ч 1 Ч Ъ Чг = О. Вторая объединенная совместная комбинация из состояний трех сигналов для временных участков 3, 4, 5 подключает положительную обратную связь -ПОС к нелинейной интегрирующей ВС-цепи 5 первого плеча триггера и переводит выходной сигнал Чф) в фдасть ниже уровня порога а = 0,5, когда Ч 1 Ч 21 Чг = 1, и отключает -ПОС от данной нелинейной интегрирующей ВС-цепи на Ваап.цех пяти временных участках, когда % Ч 21 Чг - О. Третья объединенная совместная комбинация из состояний трех сигналов для временных участков 5, б, 7 подключает+ПОС к нелинейной интегрирующей ВС-цепи второго плеча триггера и переводит сигнал Чг(1) вДоасдь выше уровня порога а = 0.5. когда А Ч 2 г Ч 1 = 1, и отключает +ПОС на всех других пяти временных участках, когда Чг Ч 2 г Ч 1 = О, Четвертая объединенная совместная комбинация из состояний трех сигналов для временных участков 1, 2,3 подключает - ПОС к нелинейной интегрирующей ВС-цепи второго плеча триггера и переводит выходной сигнал Чг(1) а 4 гщть ниже уровня порога а = 0,5. когда Чг Ч 2 г Ч 1 = 1, и отключает -ПОС на всехгих пяти временных участках, когда Чг Ч 2 г 1= О, Входящие в выражение логические переменные соответствуют расположению состояний двух входных 21, 2 г и двух выходных Ч 1, Чг сигналов выше уровня заданного порога а - 0.5, а 21,2 г Ч 1, Чг - ниже уровня порога.Элементы И - НЕ 10, 11 обоих плеч триггера обеспечивают уменьшение ложного переключения вероятностных реле обоих плеч триггера в процессе деления в два раза частоты общего входного сигнала 2(1) путем принудительной логической привязки либо к "0", либо к "1" одного из двух сигналов, Ч 1(т) или Чг(1), в зависимости от совместного (одновременного) пребывания состояний обоих выходных сигналов выше или ниже уровня порога а по логическим правилам:Чг(т) = О. если Ч 1(т) а, Чг(т)а, Чг(1) =1, если Ч 1(т) а, Чг(т) а, (11) Чф) = О, если Ч 1(т)а, Чг(т)а, Чф)= 1, если Ч 1(т) а. Чг(т) а, Моменты прихода и окончания импульсного сигнала, а также его длительность и период следования случайны.Для двухполярного общего входного сигналауправляющий фазоинвертор 2 формирует прямые и инверсные сигналы для веро тностного реле плеча 1,1 триггера 5 10 15 20 25 30 35 40 45 5055 ское равенство Ч 1 Ч 21 Чг = 1, и отключает5 10 55 в зависимости от значения состояния выходного сигнала Чг второго плеча триггера либо в прямом значении2 ф) = 7, когда ЧгО, (12) либо в инверсном значении2 ф) =-7(с), когда Чф) О, (13) Управляющий фаэоинвертор 2 плеча 1.2 обеспечивает формирование прямых и инверсных входных сигналов для вероятностного реле второго плеча триггера в зависимости от значения состояния выходного сигнала Ч 1 первого плеча триггера либо в прямом значении2 г = ф), когда Чф)О, (14) либо в инверсном значении7 г = - ф), когда Чф)О. (15) Элементы И - Н Е 10, 11 обоих плеч триггера при двухпопярном общем входном сигнале л 7 осуществляют принудительную привязку каждого выходного сигнала Чф), Чг(т) либо к - 0,5, либо к +0,5 в зависимости от совместного пребывания состояний обоих выходных сигналов выше или ниже уровня порога а согласно логическим правилам: Чг =-0,5, если Чф)О, а Чг О Чф) = +0,5, если Чф)О, а Чг 0(16)Чф) = -0,5, если Чф)О, и Чф)0 Чф) =+0,5, если Чф) О, и Чф)0 Принципиальная схема помехоустойчивого триггера на фиг,4 выполнена следующим образом. Управляемый фазоинвертор 2 (фиг.1) первого плеча триггера на принципиальной схеме выполнен на УПТ 0 А 1 с включенным на прямом входе ключевым устройством, собранным на первой половине микросхемы 001, на оба входа которого одновременно подается общий входной рэзнополярный сигнал (т). При этом на инверсный вход УПТ ОА общий входной сигналподается через резистор В 1, а на прямой вход - через последовательно включенные электронный ключ и ограничительный резистор В 4. Управление электронным ключом осуществляется прямым состоянием выходного сигнала Чг второго плеча триггера, снимаемого с прямого выхода компаратора 0 А 8 через два последова. тельно включенных транзистора ЧТ 6 и ЧТ 7 с обратными и прямыми типами проводимостей.Вероятностное реле первого плеча триггера образовано алгебраическим сумматором нэ транзисторах ЧТ 8, ЧТ 10 и ЧТ 9, ЧТ 11 с противоположными типами проводимостей, нагруженных на общий резистор Й 7, первой нелинейной интегрирующей ЙС-цепи 5, собранной на резисторе Й 20 и 15 20 25 30 35 40 45 50 емкости С(Ч), р-и-переходов дв1 праплельно включенных варикэпов Ч 02. ЧОЗ н противоположных полярностях, закрытых опорными смещающими разнопопярными напряжен 1 ями+О 1 и -О 1 с резисторов Й 22, В 23 и В 24, В 25, а также подключенными с помощью логических устройств ЛУ и ЛУ 2, собранных на одной микросхеме 002, двумя положительными обратными связями на положительную (+ПОС) и отрицательную( - ПОС) полярности выходного напряжения -ф.Чф). Положительные обратные связи (+ПОС и - ПОС) образованы общим УПТ на микросхеме ОАЗ с удвоенным коэффициентом усиления и раздельными паралп".льными цепями, одна из которых состоит из резистора В 9, ключевого транзистора ЧТ 4 и эмиттерного повторителя на транзисторе ЧТ 9, а другая включает резистор В 42, ключевой транзистор ЧТ 16 и эмиттерный повторитель ЧТ 11. Обьединение цепей подключения +ПОС и - ПОС к первой пассивной нелинейной интегрирующей ВС-цепи осуществляется на общей нагрузке В 17 первого алгебраического сумматора через эмиттерные повторители на транзисторах ЧТ 9, ЧТ 11. Управление логическими устройствами ЛУ 1 и ЛУ 2 (элементы И - ИЛИ - НЕ 8, 9) микросхемы 002 в процессе поочередного подключения каждой +ПОС и - ПОС к пассивной нелинейной интегрирующей ЙС-цепи происходит в зависимости от состояний сигналов нэ прямых 21, Ч 1, Чг и инверсных 21, Ч 1, Чг выходах трех компараторов 0 А 2 ОА 4, 0 А 8;21=-1,21=0, если 2 ф)0 или 71= 0,71= = 1, если 7 ф)0Ч 1 = 1, Ч = О, если Чф) О или Ч 1 = О, Ч 1= =1, если Чф) ОЧг = 1, Чг = О, если Чг(с)0 ипи Чг = О, Чг= =1, если Чг ОВозможные значения исходных комбинаций из прямых и инверсных состояний трех сигналов и образованных из них значений обьединенных совместных комбинаций из состояний трех сигналов, обеспечивающие подключение+ПОС или - ПОС к пассивной нелинейной интегрирующей ВС-цепи первого плеча триггера и их отключение на возможных восьми временных участках депения в два раза частоты следования входного сигнала, сведены в столбцы 4-8 табл,1 Столбцы 2, 3 данной таблицы отражают расположение входного сигнала 2 ф) по отношению к заданному порогу и состояния выходного сигнала Ч 1 первого плеча триггера на данных восьми временных участках. Управляемый фазоинвертор 2 второго плеча триггера выполнен на УПТ ОА 5 с одновременной подачей входного раэнополярного сигнала + 2(т) на инверсный вход через резистор В 48 и прямой вход через последовательно включенные электронный ключ, собранный на второй половине микросхемы 001, и ограничительный резистор В 50, Дискретное управление электронным ключом осуществляется с выхода компаратора ОА 4 прямым состоянием выходного сигнала Ч 1 первого плеча триггера через два последовательно включенных каскада на транзисторах ЧТ 20, ЧТ 21. Вероятностное реле второго плеча триггера включает в себя второй алгебраический сумматор с двумя входами, собранный на транзисторах ЧТ 22, ЧТ 23 и ЧТ 24. ЧТ 25 с противоположными типами проводимостей, вторую пассивную нелинейную интегрирующую ВС-цепь 5, образованную резистором В 71 и емкостью р-и-переходов двух параллельно включенных варикапов ЧР 8. Ч 09 в противоположных полярностях, закрытых опорными смещающими напряжениями +02 и -02 с резисторов В 73, В 74 и В 75, В 76, а также подключаемых и отключаемых от данной пассивной нелинейной интегрирующей ВС- цепи+ПОС и -ПОС через транзисторы ЧТ 23 и ЧТ 25 второго входа алгебраического сумматора, а также резисторы В 56 и В 90. +ПОС и - ПОС образованы общим УПТ ОА 1 с удвоенным коэффициентом усиления и двумя параллельно подключаемыми цепями иэ резисторов В 56, В 90 с ключевыми транзисторами ЧТ 31, ЧТЗО, Управление данными ключевыми транзисторами ЧТ 31 и ЧТЗО осуществляется от логических устройств ЛУЗ и ЛУ 4 микросхемы 004 через согласующие каскады на транзисторах ЧТ 32 и ЧТ 28, ЧТ 29, на входы которых поступают прямые 22, Ч 1, Ч 2 и инверсные 22, Ч 1, Ч 2 сигналы с компараторов 06, ОА 4, ОА 8:221,22= 0, если 22(1) О, или 220,22= = 1, если 22(с)0Ч 1 = 1, Ч 1 " О, если Ч ф)О, или Ч 1 = О, Ч 1- =1, если Чф) ОЧ 2 = 1, Чг = О, ЕСли Ч 2(1)О, или Ч 2 = О, Ч 2- = 1, если Ч 2(т) = 0Возможные значения совместных комбинаций из состояний трех сигналов и сформулированные по ним объединенные совместные комбинации иэ состояний трех сигналов, обеспечивающие подключение +ПОС или -ПОС к пассивной нелинейной интегрирующей ВС-цепи второго плеча триггера и их отключение на возможных восьми временных участках деления в два раза частоты следования входного сигнала, сведены в стопбцы 11 - 14 табл,1, Столбцы 9.10 данной таблицы характеризуют расположение по отношению к порогу входного сиг нала 2(т) и состояние выходного сигнала Ч 2второго плеча триггера.Первое логическое условие выражения(16) принудительного привязывания выходного сигнала Ч 2(т) второго плеча триггера к нижнему уровню Ч 2(т) = -0,5 между моментами 11 и с 2 (фиг.2) во время перехода выходного сигнала Чф) первого плеча триггера иэ верхнего значения +0,5 в нижнее значение -0,5 реализуется на первой логической схеме совпадения двух сигналов Ч 1= 1 и Ч 2 = 1 (схема И) миккросхемы 003 прямого Ч 1 = 1 и 10 15 20 25 30 35 40 45 50 55 инверсного Ч 2 = 1 сигналов с выходов компараторов 004 и ОА 8 с выходом через диод ЧО 11 и согласующий транзисторы ЧТ 26 на, ЧТ 21 с диодом Ч 010. Второе логическое условие выражения (16) принудительного привязывания выходного сигнала Ч 2(1) второго плеча триггера к верхнему уровню Ч 2(т) = 0,5 между моментами т.; и Ъ во время перехода выходного сигнала Ч 1(т) первого плеча триггера из нижнего значения -0,5 в верхнее значение +0,5 реализуется на второй логической схеме совпадения микросхемы 003 двух сигналов Ч 1= 1 и Ч 2 = 1 с выходом через диод ЧО 12 и согласующие каскады на транзисторах ЧТ 17, ЧТ 18 на ключевой транзистор ЧТ 19 с диодом Ч 01, Третье логическое условие принудительного привязывания выходного сигнала Чф) первого плеча триггера к нижнему уровню Чф) - - 0,5 между моментами тэ и 14 во время перехода выходного сигнала Ч 2(1) второго плеча триггера из нижнего значения -0,5 в верхнее значение +0,5 реализуется на третьей логической схеме совпадения микросхемы 003 двух сигналов Ч 1 = 1 и Ч 2 - 1, а также диоде Ч 013, согласующем каскаде на транзисторе ЧТ 12 и ключевом транзисторе ЧТ 13 с диодом Ч 04. Четвертое логическое условие принудительного привязывания выходного сигнала Чф) первого плеча триггера к верхнему уровню Чф) = 0,5 между моментами с 7 и св во время перехода выходного сигнала Ч 2(т) второго плеча триггера иэ верхнего значения +0,5 в нижнее значение - 0,5 реализуется на четвертой логической схеме совпадения микросхемы 003 двух сигналов Ч 1= 1 и Ч 2 = 1 в сочетании с последующими каскадами на диоде Ч 014, согласующих каскадах на транзисторах ЧТ 1, ЧТ 2 и ключевом транзисторе ЧТЗ с диодом Ч 01.Значения выходных сигналов Ч 1(т) = "+. 0,5 и Ч 2(с) = 4- 0.5 обоих плечей триггера соответствуют напряжениям + 2 В.В исходном состоянии при наличии на входе триггера сигнала отрицательной полярности 2(т) = - 0,5 и значений начальных состояниМ выходных сигналов обоих плечтриггера Чф) =-0,5 и Ч 2(с) = - 0,5 управляемый фазоинвертор первого плеча из-за закрытого электронного ключа первой половины микросхемы 001 инвертирует на УПТ ОА 1 входной сигнал отрицательной полярности в сигнал положительной полярности, согласно выражению(13), Закрытое состояние электронного ключа обеспечивается отрицательным потенциалом, снимаемым с выхода устройства управления на транзисторах ЧТ 6, ЧТ 7, закрытым нулевым потенциалом Ч 2 = 0 с прямого выхода компаратора ОА 8 под действием удвоенного на УПТ ОА 7 отрицательного напряжения 2 Чф) = - 1 начального значения выходного сигнала Чф) = - 0,5 второго плеча триггера. Выходной сигнал фазоинвертора положительной полярности Еф) = 0,5 удерживает входной транзистор ЧТ 8 алгебраического сумматора в открытом состоянии, под действием которого выходной сигнал нелинейной интегрирующей ВС-цепи первого плеча триггера находится на верхнем уровне Ч(1) = 0,5 с максимальным значением параметра т = В 20 С (Ч 1) = В 20 Со варикапов НО 2, ЧОЗ (фиг.З). Положительный сигнал Ч 1(с) = 0,5, усиленный УПТ ОАЗ в два раза до значения 2 Чф) = 1, создает на прямом выходе компаратора ОА 4 единичное состояние сигнала Ч 1 = 1. Этот единичный сигнал через открытые транзисторы ЧТ 20, ЧТ 21 устройства управления электронным ключом, собранным на второй половине микросхемы ОО 1, удерживает его в открытом состоянии. В результате этого на инверсный и прямой выходы УПТ ОА 5 фазоинвертора второго плеча триггера одновременно поступает общий входной сигнал отрицательной полярности ф) = - 0,5, что способствует сохранению на выходе данного УПТ разностного сигнала, согласно правилу(14), равного общему входному сигналу 2 ф) = 7(т) = - 0,5, когда Чф)О. Равенство выходного сигнала Еф) УПТ ОА 5 входному Л(т) достигается малым ограничительным сопротивлением В 50 прямого входа при открытом электронном ключе по сравнению со значением резистора В 48 инверсного входа, Сигнал Еф) = -0,5 отрицательной полярности с выхода данного управляемого фазоинвертора, являющийся входным сигналом порового сглаживающего устройства второго плеча триггера, открывает входной транзистор ЧТ 22 второго алгебраического сумматора, под действием которого выходной сигнал пассивной нелинейной интегрирующей ВС-цепи находится в отрицательной области Чф) = -0,5.Поддействием положительного сигнала Еф) - 0.5 на выходе УПТ ОА 1, являющегосявходным сигналом первого плеча триггера, и начальных значений выходных сигналов его обоих плеч Чф) = 0,5 и Н = -0,5 на прямых и инверсных выходах компараторов ОА 2, ОА 4, ОА 6, ОА 8 образуются следующие комбинации состояний сигналов:Е 1 = 1 и Ь = О, 22 = 0 и 22 = 1, Ч1 и Н 1 = =О,Ч 2=0 иЧ 2=1Комбинации данных состояний поступают на входы ЛУ 1 и ЛУ 2 микросхемы 004, а также на входы устройства корректировки состояний выходных сигналов обоих плеч триггеров, собранного на микросхеме ООЗ, На входе ЛУ 1 первой половины микросхемы ОО 2 первого плеча триггера с прямы выходов компараторов ОА 2, ОА 4, ОА 8 образуется объединенная совместная комбинация из состояний трех сигналов: 71 = 1, Ч 1 = 1, Ч = О, под действием которой на выходе ЛУ 1 формируется логический ноль. При логическом ноле диод ЧО 5 с согласующими ЧТ 14, ЧТ 15 и ключевым ЧТ 16 транзисторами находится в открытом состоянии. Под действием открытого ключевого транзистора ЧТ 16 эмиттерный повторитель на транзисторе ЧТ 11 оказывается в закрытом состоянии и положительная обратная связь( - ПОС) при отрицательной полярности выходного напряжения Ч = -0,5 отключена от первой нелинейной интегрирующей ВС-цепи. одновременно на выходе ЛУ 2 второй половины микросхемы ОО 2 с инверсных выходов компараторов ОА 2, ОА 4, ОА 8 действует объединенная совместная комбинация из состояний трех сигналов:71=0,Ч =-О,Н 2=1под действием которой на ее выходе образуется логическая единица. При логической единице диод ЧО 6. согласующий ЧТ 5 и клю 5 10 15 20 25 30 35 40 45 50 55 чеговой ЧТ 4 транзисторы находятся взакрытом состоянии. Образовавшаяся при этом +ПОС с выхода УПТ ОАЗ за счет удвоения им выходного сигнала 2 Н(1) через резистор В 9 и открытый транзистор ЧТ 9 по второму входу первого сумматора дополнительно удерживает выходной сигнал Ч первого плеча триггера в положительном состоянии Чь = 0,5.Для второго плеча триггера под действием двух прямых и одного инверсного значений с выходов компараторов ОА 6, ОА 8 и ОА 4 на входе ЛУЗ первой половины микросхемы 004 образуется объединенная совместная комбинация из состояний трехсигналов Е 2 О, Ч 1 О, Чг = О, которая обеспечивает на выходе первой половины микросхемы ОО 4 логическую единицу, Под действием данной логическойединицы диод Ч 015, согласующий ЧТ 28, ЧТ 29 и ключевой ЧТЗО транзисторы закрыты. Поэтому образовавшаяся - ПОС с УПТ ОА 7 удвоенным выходным напряжением отрицательной полярности - 2 Ч 2(т) через резистор В 90 и открытый транзистор ЧТ 25 удерживает выходной сигнал второго плеча триггера в области отрицательных значений Ч/ = - 0,5, Действующая с выхода двух инверсных 2 р. = 1. Ч 2 = 1 и одного прямого Ч 1 = 1 выхода микросхем ОАб, ОА 8 и ОА 4 на входе ЛУ 4 совместная комбинация иэ состояний трех сигналов;22 = 1. Ч 1 = 1, Чг = 1создает на выходе второй половины микросхемы 004 логический ноль, Поэтому диод Ч 016, согласующий ЧТ 32 и ключевой ЧТ 31 транзисторы открыты. Иэ-за открытого ключевого транзистора ЧТ 31 +ПОС отключена и вторая нелинейная интегрирующая ВС- цепь второго плеча триггера подготовлена к работе в пассивном режиме.Первое логическое устройство ЛУ 1 корректировки состояний выходных сигналов Чф) и Ч(с) обоих плеч триггера, собранное на первой логике микросхемы 003. из-за одновременного присутствия на входе единичных сигналов Ч 1 = 1 и Ч/- 1 с выходов компараторов ОА 4 и ОА 8 формирует на своем выходе логический ноль. Под действием логического ноля дИод Ч 011 и транзисторы ЧТ 26, ЧТ 27 открыты. Открытый ключевой транзистор ЧТ 27 совместно с открытым диодом ЧО 7 принудительно осуществляет привязку напряжения на обеих емкостях ри-переходов варикапов Ч 08, Ч 09 к нижнему уровню Ч 2(т) = - 0,5. На других парных входах логических устройств микросхемы 003 совпадения единичных сигналов с прямых и инверсных выходов компараторов ОА 4, ОА 8 не происходит, Поэтому на их выходах присутствуют единичные положительные сигналы, каждый иэ которых через свои согласующие транзисторы поддерживают ключевые транзисторы ЧТ 19, ЧТ 13, ЧТЗ с диодами Ч 07, ЧО 4, ЧО 1 в закрытом состоянии. В результате этого данные три цепи не оказывают влияния на переход выходного сигнала Чф) первого плеча триггера из состояния Ч 1 = 0,5 в противоположное состояние Ч 1 = - 0,5.При переходе на втором участке общего входного сигнала 2(т) в момент т 1 через нулевой порог на прямых и инверсных выходах компараторов РА 2, ОА 4 состояния сигналов изменятся на противоположные, а на выходах компараторов ОАб, ОА 8 состоя 5 10 15 20 ния сигналов сохранятся в прежнем виде, т.е.21=0 и 21=1,22=1 и 22=-0, Ч 1=1 и Ч 1 =- О, Чг = 0 и Ч 2 = О.Соответственно на входе ЛУ 1 объединенная совместная комбинация из состояний трех сигналов принимает вид:21 = О, Ч 1 = 1, Чг = О.Под действием данной комбинации на выходе ЛУ 1 сохраняется логический ноль, который продолжает поддерживать - ПОС в отключенном состоянии от нелинейной интегрирующей ВС-цепи первого плеча триггера. Изменение инверсного состояния компаратора ОА 6 с нулевого 21 = 0 на единичное 21 = 1 при сохранении предыдущих инверсных значений сигналов Ч 1 = О, Чг - 1 с выходов компараторов ОА 4, ОА 8 приводит к образованию на входе ЛУ 2 объединенных совместных комбинаций из состояний трех сигналов;21=1 Ч 1=0 Ч 2=1 25 30 35 40 45 50 55 под действием которых выходное состояние ЛУ 2 изменяется с единичного на нулевое. Это приводит к открытию диода Ч 06 и транзисторов ЧТ 5, ЧТ 4 и отключению +ПОС от интегрирующей ВС-цепи первого плеча триггера. В результате выходной сигнал Ч 1(т) данной пассивной нелинейной интегрирующей ВС-цепи на участке от 11 до тг изменяется с внутренней отрицательной обратной связью (ООС) от крайнего верхнего значения Ч 1(т) =0,5 до нуля Ч 1(т) =0 по кривой 2 (фиг.2,б). Выходное напряжение Ч 1(1) сначала медленно спадает вблизи Чф) = 0,5 из-за большего значения суммарной емкости С(Ч 1) = Со варикапое Ч 02, ЧОЗ (максимального значения емкости варикапа Ч 02 и минимального значения емкости варикапа ЧОЗ), а затем по мере уменьшения результирующей емкости С(Ч 1), а следовательно, параметра т (Ч 1) - В 20 С(Ч 1) нелинейной интегрирующей ВС-цепи по спадающей кривой 3 (фиг,З) с тмакс = го = =В 20 Со при Чф) = 0,5 до тмин = В 20 Смин при Чф) = О, скорость нарастания выходного напряжения Ч 1(т) увеличивается и достигает максимального значения вблизи нулевого порога. Такое нелинейное изменение параметра т(Ч 1= В 20 С(Ч 1) пассивной нелинейной интегрирующей ВС-цепи первого плеча триггера при отключенных - ПОС и +ПОС способствует эффективному подавлению выбросов помех, искажающих полезный сигнал, когда он находится выше нулевого порога. В результате этого достигается высокая точность определения моментов пересечен ля выходным непрерывным510 15 20 25 30 35 40 45 50 55 сигналом Ч 1(1) нулевого порога при переходе инвертированного входного сигнала 21(т) первого плеча триггера из положительной в отрицательную область изменения,Выходной сигнал Ч 2(т) второго плеча триггера на данном участке от 11 до т под действием объединенной совместной комбинации иэ состояний трех сигналов на вход ЛУЗ:22 =- 1, Ч 1 = О, Ч 2 = 0сохраняет логическую единицу на выходе первой половины микросхемы 004. Поэтому подключенная -ПОС к нелинейной интегрирующей ВС-цепи второго плеча триггера продолжает удерживать выходной сигнал Ч 2(1) в отрицательной области. Образовавшаяся на входе ЛУ 4 обьединенная совместная комбинация из состояний трех сигналов; 22 = О, Ч 1 = 1, Ч 2 = 1 сохраняет логический ноль на выходе второй половины микросхемы 004. Из-за присутствия на выходе единичных сигналов Ч 1 = 1 и Ч 2 = 1 и образовавшегося на ее выходе логического нуля через открытые диод Ч 011, транзисторы ЧТ 26, ЧТ 27 и диод ЧО 10 продолжает осуществляться привязка напряжения на емкости р-п-переходов варикапов Ч 08, Ч 09 к отрицательному уровню Ч 2(т) = - 0,5 с остаточным напряжением на диоде Ч 010, не давая возможности ложного нарастания по кривой 11 фиг.2, с выходного сигнала второго плеча триггера с значения Ч 2 = -0,5 до уровня нулевого порога, Осуществление такой принудительной привязки выходного сигнала второго плеча триггера к отрицательному уровню способствует уменьшению сбоев в процессе увеличения в два раза данным триггером периода следования входного сигнала Ы(т).При переходе выходного сигнала Ч 1(1) первого плеча триггера на третьем участке в момент т 2 в отрицательную область изменения по кривой 3 фиг.2,6 на прямом и инверсном выходах ком паратора ОА 4 образуются прямые и инверсные значения сигналов Ч 1 - 0 и Ч 1 " 1. Под действием нулевого сигнала Ч 1 = 0 управляющие транзисторы ЧТ 20, ЧТ 21 и ключевое устройство второго фазоинвертора. собранное на второй половине микросхемы 001, закрыты. Из-эа закрытого ключевого устройства УПТ ОА 5 общий входной сигнал положительной полярности инверстируется согласно выражению (15) в сигнал отрицательной полярности 22 = - 2(1) при Чф)" О.Поддействием сменившихся состояний сигналов на выходах компараторов ОА 4, ОА 6 и сохранившихся от предыдущего участка значений состояний сигналов на выходах компараторов ОА 2, ОА 8 образуется следующая комбинации прямых и иннерсныхсигналов:1 Ои/11,22-Ои 2= 1, Ч 1 = 0 и Ч 1 = 1, Ч 2 . 0 и Ч 21.Образовавшаяся на вхо/1 е ЛУ 1 данная объединенная совместная комбинация из состояний трех сигналов:21 =О,Ч 1 =О,Ч 20формирует на выходе первой половины микросхемы 002 логическую единицу, которая закрывает диод Ч 05 и транзисторы ЧТ 14 ЧТ 16 и тем самым осуществляет подключение - ПОС к нелинейной интегрирующей ВС-цепи первого плеча триггера. В результате этого образовавшаяся положительная обратная связь с выхода УПТ 0 А," через резистор В 42 и открытый транзистор ЧТ 11 уводит выходной сигнал нелинейной интегрирующей ВС-цепи в отрицательную область по кривой 3 фиг,2, б, При этом параметр т(Н 1) = В 20 С(Ч 1) нелинейной интегрирующей ВС-цепи возрастает по кривой 3 фиг.З с минимального значения тми, =В 20 Смин при Ч 1 = 0 до максимального значения тмс = В 20 Со при Ч 1 =. - 0,5. Одновременно действующая на входе ЛУ 2 объединенная совместная комбинация из состояний трех сигналов:21=1,Ч 1=1,Ч 2=1формирует на выходе второй половины микросхемы 002 логический ноль, который через открытый диод ЧОб и открытые транзисторы ЧТ 5, ЧТб продолжает удерживать в отключенном состоянии ф ПО С от данной нелинейной интегрирующей ВС-цепи. Действующая на входе ЛУЗ объединенная совместная комбинация из состояний трех сигналов:22=0,Ч 1=1,Ч 2=0создает логическую единицу на выходе первой половины микросхемы 004, закрывающую диод Ч 015 и транзисторы ЧТ 28 - ЧТЗО. Поэтому нелинейная интегрирующая ВС- цепь второго плеча триггера оказывается охваченной -ПОС с выхода УПТ ОА 7 через резистор В 56 и открытый транзистор ЧТ 23. Действующий входной инвертированный сигнал отрицательной полярности 22(1) = = - 2(т) при Ч 1(1)О, снимаемый с выхода УПТ ОА 5 второго фазоинвертора, в сочетании с подключенной - ПОС обеспечивает резкий увод выходного сигнала нелинейной интегрирующей ВС-цепи в крайнее нижнее значение Ч 2(т) = - О 5 по кривой 12 фиг 2 в, Вторая обьединенная совместная комбинация из состояний трех сигналов, образующаяся на входе ЛУ 4:22=1,Ч 1=0,Ч 2=1,сохраняет нулевой потенциал на выходе второй половины микросхемы 004 и через