Устройство для умножения -разрядных двоичных чисел

СОЮЗ СОВЕТСКИХ СОЦИАЛИСТИЧЕСКИ : РЕСПУБЛИК 78(56) Авторское свидетельство СССР М 760096, кл. 6 06 Е 7/52, 1974.Авторское свидетельство СССРМ 1165168, кл, 6 06 Е 7/52. 1983 - прототйп, (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ й- РАЗРЯДНЫХ ДВОИЧНЫХ ЧИСЕЛ (57) Изобретение относится к области вычислительной техники и может быть использовано в арифметических устройствах конвейерных систем цифровой обработки сигналов для умножения двоичных чисел, представленных в последовательном дополнительном коде. Целью изобретения является расширение функциональных возможностей устройства за счет обработки Изобретение относится к области вы- . числительной техники, в частности - к арифметическим устройствам конвейерных систем цифровой обработки сигналов, и предназначено для умножения двоичных чисел, представленных в последовательном дополнительном коде.Известно устройство для умножения чи-, сел, содержащее регистры множимого, множителя и произведения, одноразрядный сумматор последовательного действия, триггер, логический элемент И, три логических элемента ИЛ(л и вспомогательный регистр. Умноженйе п-разрядных чисел (здесь и далее и= 2, т1 - целое) осущечисел в дополнительном коде со знаками, Новым в устройстве, содержащем регистры множимого 1 и множителя 2, распределитель 3 импульсов, блок 3 перемножения, состоящий из модулей дешифрации, коммутатор 7 и два блока 5, 6 суммирования частичных произведений является введение (и) разрядного регистра 8 задержки. Сущность изобретения состоит в том, что обработка чисел выполняется на основе алгоритма Бута, реализованногос помощью модулей дешифрации, которые формируют и выдают в блоки суммирования очередные частичные произведения в зависимости от значений разрядов сомножителей. При этом очередные частичные произведения формируются и суммируются также в дополнительном коде. что обеспечивается соответствующей организацией приема данных в блоки суммирования частичных произведений, 3 с.п. ф-лы, 12 ил. ствляется эа и циклов, в каждом цикле и тактов. Обозначив здесь и далее через Т период следования импульсов сигнала, синхронизирующего работу устройства, получим, что в данном случае умножение двух и-разрядных чисел осуществляется за время тум = п Т. Недостатком рассмотренногог,устройства является низкое быстродействие;Известно устройство для умножения последовательных и-разрядных двоичных кодов, содержащее регистры первого и второго сомножителей, распределитель, статический и сдвиговый регистр, одноразрядные последовательные сумматоры, элеяруса (48 на фиг, 4) формирует окончатель- функциональных воэможностей за счет обноепроизведение.входныхсомножителейи работки чисел в дополнительном коде со выдает его в формате двойной длины на знаком, в него введен (и)-разрядный ревыход 11 (01) устройства. - "гистр задержкй, ийформационный вход-гоТаким образом, заявляемое устройство 5 .Разряда которого соединен с выходом-гообеспечивает умножение последователь- разряда регистра множимого О = 1, п), ных чисел с знаком, представленйых в до- а выход)-го разряда - с Ц+ 1)-м информациполнительном коде : . Онным входом третьей группы блока переПредложенное устройство целесооб- множения, первый информационный входразно йспользовать в арифметических бло О третьей группы которого соединен с входом ках параллельно-конвейерных систем логического нуля, устройства,. 1-е выходы : цифровой обработки, предназначенных длятретьей и четвертой групп коммутатора соевычисления выражений типа " а 1 11 . В та- .:,динены соответственно С 1-ми входами разких блоках опеРацию суммироваййя лучше. решения записи первого и второго блоков "-всего выполнять в дополнительном коде, в 15 суммирования, входы установки в "О" котосвязи с чем применение предложенного ус- рых соедйнены соответственно с первым и тройства взамен прототипапозволит ис-вторымуправляющими выходами коммутапользовать единый способ представления тора, 1-й управляющий вход блока йеремноданных для всех узлов системы, исключйть женил .соединен с 1-м выходом необходимость из дополнительного кода в 2 распределителя сигналов.прямой на входах умножителей и из прямо-.2. Устройство по и. 1, о т л и ч а ю щ е его в дополнительный на их выходах, позво-с я тем, что блок перемножения содержит и лит сократить аппаратные затраты, .модулей дешифрации, каждый йз которыхноменклатуру элементной базы, упростить состоит иэ двух элементов И, элемента управление обработкойданных в арифмети ИЛИ, сумматора по модулю два и 0-тригге.ческом блоке системы и уменьшить задерж- ра, причем выход элемента ИЛИ 1-го модуля кувыдачи. результатов,. дешифрации блока соединен с 1-м выходомблока, 1-й информационный вход первойф о р м у л а и з О б р е т е н и я:. группы которого соединен с первым входом 1. Устройство для умножения и-разряд первого элемента И, первым инверснымных двоичных чисел, содержащее регистр;входом вторОго элемЕнта И и информационмножимого, сдвигоаый регистр множителя, ным входом 0-триггера каждого 1-го модуля распределитель импульсов, блок перемно. - дешифрации блока, 1-й информационный жения, коммутатор и два блока суммирова- вход второй группы которого соединен с ния, выходы которых соединены 5,входом первого слагаемого сумматора по соответственно с первым и вторым выхода- модулю два и входом блокировки 0-триггемиустройства; вход множителя которогосо- ра каждого 1-го модуля дешифрации блока, единен с информационным входом 1-й информационный вход третьей группы сдвигового регистра множителя, выход 1-го которого соединен с входом второго слагаразряда которого соединен соответСтвЕннО 4 О емого сУмматара пО МОдулЮ дВа каждОгО 1-го с 1-м информационным входом первой груп- Модуля дешифрации блока, 1-й управляюпы блока перемножения (1 = 1 п), вход щий вход которого соединен с входом устамножимого устройства соединен с инфор- новкив нуль 0-триггера каждого 1-го модуля мационным входом регистра множимого, дешифрации, блока, а в каждом 1-м модуле вход разрешения записи 1-го:разряда кото дешифрации выхоД сумматора по модулю рогО соединен соответственно с 1-м выхо- два соединен с вторыми входами первого и дом распределителя сигналов, выход 1-го второго элементов И, третьи входы которых разряда регистра множимого соединен с 1-м соединены соответственно с инверсным и инфорМацибнйым входом второй группы прямым выходами 0-триггера, а выходы - с блока перемножения, 1-й выход которого со О первым и вторым входами элемента ИЛИ.единен соответственно с 1-м информацион, Устройство по и, 1, о т л и ч а ю щ е еным входом коммутатора, 1-е выходы пврвой:,с я тем, что коммутатор содержит сдвиговый -: и второй групп которого соединены соответ- регистр, 6 модулей коммутации, два триггественно с 1-м информационными входами разадержкиидва элемента И, причем перпервого и второго блоков суммирования, 55 .вый триггер сдвигового регистра является вход запуска распределителя сигналов и уп- счетным, вход первого триггера задержки равляющий вход коммутатора соединены ссоединен с управляющим входом коммутавходом синхронизации устройства, о тл и-тора, а выход - с входом второго триггера ч а ю щ е е с я тем, что, с целью расширениязадержки и информационным входом сдвигового регистра, выход второго триггера задержки соединен с первыми входами перво- одноразрядного сумматора первой группы Ф и второго элементов И, выходы которых (1=1,2,; и/2), второй входкоторогосоедиФопединены соответственно с первым и вто- нен с вйходом 2 К-го промежуточноготриггефьмуправляющимивыходамикоммутатора, ра, выход суммы (2 с 1-.1)-гог и 2 с 1-го а вторые входй- соответственно с прямым б одноразрядных сумматоров й-й группы и инверсным выходами первого триггера (а=1, , од 2 и,ц" 1,., и/2)соединеныс едвигового.регистра, первый и второй уп-информационнымивходами(2 ц)-гои 2 о-го равляющие входы 1-го модуля коммутации промежуточных триггеров (щ+ 1)-й группы, соединены соответственно с прямым и ин- выход (2 с 1-1)-го промежуточного триггера Версным выходами 1-го триггера сдвигового 1 О (в+1)-й группы соединен с первым входом регистра и 1-ми выходами третьЕй и четвер- ц-го одноразрядного сумматора (е+ 1)-й той групп коммутатора, 1-й информацион- группы, второй вход которого соединен с ййй вход которого соединен с выходом 2 о-го промежуточного триггера внформационным входом 1-го модуля ком- (а+1)-й группы, выход переноса каждого одмутации, первый и второй выходы которого 1, норазрядного сумматора соединен с входом соединены соответственно с 1-ми выходами соответствующего тритгера переноса, выпервойивторойгрупп коммутатора,хОд которого соединен с третьим входом4. Устройство по п. 1, о тл и ч а ю ще е- этого же сумматора, выход суммы одноразс я тем, что каждый блок суммирования со- рядного сумматора 1 од 2 и-й группы соедиДержит од 2 и.групп одноразрядных сумма О нен с выходом блока суммирования, вход торов пои/2 одноразрядныхсумматоровв разрешения записи 1-го промежуточного каждой группе Ц - 1, 2, ., од 2 и - номер триггера первой груйпы соединен с 1-м вхогруппы), од и групп промежуточных тригге- дом разрешения записи блока суммироваров по и/21 промежуточных триггеров в ния (ии 1, и), вход установки в "О" которого каждой группе, од 2 и групп триггеров пере соединен с входами установкй в "О" триггеноса по и/2 триггеров переноса с каждой ров переноса первой группы, промежуточгруппеи 1 од 2 итриггеров задержки, при- ных триггеров первой группы и входом чем вход 1-го промежуточного триггера пер- первого триггера задержки.выход М-го тригвМ группы соединен с 1-м информацйонным гера задержки соединенс входами уставходом блока суммирования( = Т, и), выход Зп новки в "Ои триггеров переноса (с+ 1)-й (2 В.го промежуточного триггера первой . группы и с вводом(В+ тПго триггера вадер. группы соединен с первым входом К-го жки(й =1, ад 2 и).1783519 тос ТД ст тс сс 1 С ю Ф т юдяяоьсюсг Сгсвюггоъс ггг 11 Ог 2 ссед нцо нссоее ссоссссугагераО Рю оооо О С Ю Сю Ю С Ю Ю 1д Г 2СЮСЮЮЮЮОРООООЕО ЮЮЮЮю 1 О1 еое,011 О ис сеФ1.11 ЮюююсРадСею ЮРСсююсРаю с За Р СЮ С С С Ю ЮСОООООООО СС 1 Ю С Ю Рае Оеоюсссююсюоооооооосюююю С Ч.ю ОООЕО 1 ЮС СЮООО епюсс сс ОО Ю Ю ЮЮ 11 Ю 1 ОО О О дООО 1 опо оп се сю юссю оп оооо с се сс ю с ею еооооооо ооо Рс ОООООУРюю ЮЮ ССЮС ООООООО С 1 Ю С О О О О О О О О ОООООедю о еофо Ю С Сюс ЮООООП О О Рэв С С Р О О О Р О О О Ю Ю С 1 1 1 1 О Р оо с аи ссссооооое сссс сооо и и и оо сое с с ю сэ,2.Роооооо с се сссс сепо осп с ссссооф с ссюсс аг, 12Составитель О.ПодрубныТехред М,Моргентал.Милгоковца зводственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101 едактор С.Козлова Корректор Наказ 4516 Тираж ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ С113035, Москва, Ж, Раушская наб., 4(51783519менты И и схему формирования сигнала пе- помощью чисел со знаками, посколькуустреполнения. Это устройство вычисляет и ройство вычисляет произведения п-разрядстарших разрядов 2 п-разрядного произве- ных кодов без знака(положительных).дения и-разрядных последовательных чи- Цель изобретения - расширение функсел, а и младших разрядов отбрасывается, 5 циональных возможностей устройства дляВремя вычисления произведения двух и- обработки чисел ео знаками путем умножеразрядных чисел составляет пТ. Недостат- ния чисел в дополнительном коде.ком указанного устройства является низкая Поставленная цель достигается тем, чтоточность, Возможна модификация данного в известное устройство для умножения поустройства для получения произведений 10 следовательных и-разрядных двоичных кодвоичной точности, однако в этом случае дов, содержащее регистр множимого,время умножения составит 2 п Г, причем сдвиговый регистр множителя, распределивходные операнды должны будут поступать тель сигналов, блок перемножения, два бас интервалом в п тактов между старшим, ка суммирования частичных произведенийразрядом предыдущего и младшим разря и коммутатор, причем вход множителя устдов последующего операнда. Кроме того, ройства соединен с информационным вхоуказанное устройство имеет низкое быстро- дом сдвигового регистра множи ет множителя, выходдействие, связанное с большой задержкой 1-го разряда которого соединединен с -м входомраспространения сигнала от регистров со- разрядов мнохителя блока ея лока перемножениямножителей через элементы И и оДнораз О 0=1, , и), вход множимого устройствасоерядные последовательные сумматоры на динен с информационными входами региствыход схемы. ра множимого; вход разрешения записи 1-гоНаиболее близким к изобретению(про- разряда котброго соединен с 1-м выходомтотипом) является устройство цля умйоже- распределителя сигналов, выход 1-го разряния последовательных и-разрядных 25 да регистра множимого соединен с 1-м входвоичных кодов, содержащее распредели- дом разрядов множимого блокатель сигналов, статический и сдвиговый ре- перемножения 1-й выховыход которого соедигистры сомножителей. состоящие из и ненс 1-мвходомкоммутато а 1-й ыр р к ждыи, элементы И, образУю- вой группы выходов коммутатора соединенщие блок перемножения;.два блока сумми- о с 1-м информационным входом первого блорования частичных произведений и ка суммирования частичных произведений,коммутатор, причем вход множителя уст-1-й выход второй группы выходов коммутаройства соединен с информационным вхо- тора -с 1-м информацио мационным входом второ 1-годом сдвигового регистра множителя, выход го блока суммирумми рова нйя частичныхля - с 1-м-го разряда сдвигового регистра множите произведений, выходы иходы первого и второголя - с -м входом разрядов множителя блока блоков суммированния частичных произве. перемножения (1 = 1 п), вход множимого дений соединены соответственно с первымустройства-синформационнымвходомре- и вторым выходами тд ми устроиства, входы за 1 го а ягистра множимого, вход разрешения записи пуска распределителятеля сигналов и коммута-го разряда которого соедийен с 1-м выхо О тора - с входом синхронизации устройства,дом распределителя сигналов 11 =. 1, и), дополнительно введен (и)- выхо 1-го аз яе иненвыход -го разряда регистра множимого со-гистр задержки, блок перемножед с 1-м входом разрядов множимого в дополнительных информационных вхомножения имеетблока перемножения, 1-й выход блока пере- дов, п входов управления июдо юммутатора, 1-й 45 моДУлейдешифРации, коммутатор дополиивыход первой группы выходов коммутато- тельно имеет две группы выходов управлера-с 1-минформационнымвходомпервого ния, по и выходов в калока суммирования частичных прбизведе- дополнительных выхода установки, Кахдыйний, 1-й выход второй группы выходов ком- из блоков суммирования частичных произултор - м инфор ационным входом ведений имеет и дополнительных моды упвторого блока суммирования частичных равления и дополнительный входвто огпроизведений(1 = 1, , и), выходы первого и установки, причем информационныр о блоков суммирования частичных 1-го разряда регистра задержки соединен сяда регистра множимогопроизведений соединены соответственно с выходом 1-го разряда р гпервым и вторым выходами устройства, (1= 1, , п), выход 1-го раэрвход синхронизации которого соединен со задержки - с (1+1)-м дополнительным вхония, первый дополнивходами запуска распределителя сигналов дом блока перемножения ительный вход блока перемножения - с "О",у ы выходов управлеНедостатком укаэанного устройства яв-й выход первой группы вы оляется невозможность перемножения с его ния коммутатора - с 1-м- -м входом управленияпервого блока суммирования частичных . первый триггер сдвигового регистра являет- произведений, 1-й выход второй группы вц- ся счетным, вход перВого триггера задержки ходов управления коммутатора - с 1-м вхо- соединен с входом коммутатора, выход пердом управления второго блока вого триггеразадержки- С"входом второго суммирования частичных произведений, 5 триггеразадержки и с информационным первый и второй выходы установки комму- входом сдвйгового регистра, вйход второго татора соединены соответственно со входа- тригера задержки -"спервымивходами перми установки первого и второго блоков ваго и второго дополйительных элементов суммирования частичных произведений, 1-й И, первые входы 1-х элементов И первой и вход управления блока перемножения сое второй групп соединены соответственно с динен с 1-м выходом распределителя сигна- прямыми и инверснйми выходами 1-го триглов, который содержит и-разрядный . гера сдвигового регистра, вторые входы 1-х сдвиговый регистр, информационный вход элементов И первой и второй груйп - с 1-м сдвигового регистра соединен со входом за- входом коммутатора; выход 1-го элемента И пуска раСпределителя сигналов, выход 1-го 15 первой группы являетСя 1-м выходом первой разрядасдвиговогорегистрараспредеййте- группы выходов коммутатора; выход 1-го ля.соединен с 1-м выходом распределителя: элемента И второй группы - 1-м выходом (1=1 и).;:второй группы выходов"коммутатора, втоПри этом блок перемножения состоит рой вход первого дойолнительного элемениз и модулей дешифрации, имеющих три 20 та И соединен с прямым выходом первого информационных входа, вход управления и триггера сдвигового регистра, второй вход выход, первый информационный вход 1-го второго дополнительного элемента И - с .модуля дешифрации соединЕн с 1-м входом ийверснцм выходом" первого трйггера сдвиразрядов множителя блока переможения,гового регистра, прямой выход 1-го триггера второй информационный вход 1-го модуля 25 сдвигового регистра - с 1-м выходом первой дешифрации - с 1-м входом разрядов мно- группы выходов управления коммутатора, . жимого блока перемножения, третий. ин- инверсный выход 1-го триггера Сдвигового формационный вход 1-го модуля регистра - с 1-м выходом вторОй группы выдешифрации-с 1-мдополнительныминфор- . хбдов управления коммутатора, выходы мационным- входом блока перемножения; З 0 первого и второго дополнительйых элеменвход управления 1-го модуля дешифрации - тов И соединены соответственно с первым с 1-м входом управления блока перемноже- и вторым выходами установкй коммутатора; ния, выход 1-го модуля дешифрации - с 1-м. Каждый блоксуммирования частичных провыходом блока перемножения. Каждый мо- изведений содержит 1 о 92 и групп однораздуль дешифрации состоит из двух элемен- З 5 рядных полных сумматоров по и/2 тов И, элемента ИЛИ, сумматора.по еоб 2 и одноразрядных сумматоров в каждой груп- О-.триггера с входом установки в "0" и вхо- пе (1 = 1, 2 1 о 92 и - номер группы). 1 о 92 и дом блокировки, причем первые входы эле.- групп промежуточных триггеров по и/21. мейтов И соединены с выходом сумматора промежуточных триггеров в каждой группе по вос 12, первый выход которого соединен 40 и 1 од 2 и групп триггеров переноса по и/21 с третьим информационным входом модуля, триггеров переноса в. каждой группе, привторой вход сумматора по аос 12 соединен.: чем вход 1-го промежуточного триггера персо вторым информационным входом модуля вой группы соединей с 1-м информационным и со входом блокировки О-триггера, инфор- входом блока суммирования (1 = 1, 2, , и), мационный вход которого соединен с пер- - .выход (2 М)-го-промежуточного триггера45вым информационным входом модуля, с первой группы-спервымвходомк-гоодновторым входом первого элемента И, с вто- разрядного сумматора первой группы (К = 1, рым инверсным входом второго элемента И, 2; ; и/2), второй вход которого соединен с вход установки в "0" О-триггера соединен со . выходом 2 К-го промежуточного триггера, входом управления модуля дешифрации, 50 выход суммы (2 ц)-го и 2 ц-го одноразрядинверсный выход О-триггера - с третьим ных сумматоров в-й группы(а = 1,2, , 1 одр входом первого элемента И, прямой выход:п, с 1 = 1; 2, ., и/2 ) соединены с инфор- О-триггера - с третьим входом второго элв- мационными входами (2 с 1-1)-го и 2 о-.го промента И,.выходы элементов Исоединены со межуточных триггеров (гп+ 1)-й группы, входами элемента ИЛИ; выход которого яв-выход (2 с 1-1)-го промежуточного триггера ляется выходом модул дешифрации. Ком- (гл+1)-й группы соединены с первым входом%мутатор содержит сдвиговый регистр и две ц-го. одноразрядного сумматора (т+ 1)-й группы элемейтов И, причем в йего допол- группы, второй вход которого соединен с нительно введены два триггера задержки.й выходом 2 с 1-го промежуточного триггера два дополнительныхэлемента И, при этом (а+ 1)-й группы, выход переноса каждогоодноразрядного сумматора соединен с входом соответствующего триггера переноса, выход которого соединен с третьим входом этого же сумматора, выход суммы одноразрядного сумматора о 92.п-й группы соедйнен с выходом блока суммирования частичных призведений, При этом в блок суммирования частичных произведений дополнительно введено о 92 итриггеров засуммирования ( - 1, 2, , и), вход установки блока суммировайия частичных произведенйй - с входом установки в "0" триггеров-переноса Первой группы, с входом первого триггера задержки и с входами установки в "0" промежуточных триггеров первой группы, выход Е-го триггера задержки - со входами установки в "0" триггеров переноса 20 3+1)-й группы и со входом (3+1)-го триггера задержки (И = 1, 2, ,о 9 г п). Сущность изобретения состоит-в том,что обработка чисел со знаками выполняется в дополнительном коде на основе алго ритма Бута. реализованного с помощью модулей дешифрации, которые формируют и выдают в блокй суммирования очередные частичнйе произведения в зависимости от значений разрядов сомножителей. При 30 этом очередные частйчные произведения формируются и суммируются также в дополнительном коде, что обеспечивается соответствующей организацией приема данных в блоки суммирования частичйых произве дений.Новым признаком в предложенном устройстве является наличие в блоке йеремножения модулей дешифрации; состоящих из двух элементов И, сумматора по аоб 2, эле мента ИЛИ и О-триггера, Модули дешифрации выполняют дешифрацию значений разрядов множимого в соответствии с алгоритмом Бута и йреабразоваййе поступающих в них разрядов множи геля В 45 зависимости от результатов дешифрации, в результате чего формируются частичные произведения. Другйм новым признаком является наличие (и)-разрядного регистра задержки, который обесйечивает возможность обработки непрерывного потока входных данных;.Еще одним новым признаком является наличие управляющих связей между коммутатором и блоками суммирования частичных произведений, а также наличие входов разрешения записи и установки в "О" в триггерах блоков суммирования частичных продержки," причем вход разрешения записи 10-го промежуточного триггера первой группы соединен с -м входом управления блока изведений. Использование идентичных или сходных признаков в устройствах, аналогичных предложенному, по источникам информации не обнаружено.Сущность изобретения поясняется с помощью фиг, 1 - 10.На фиг. 1 представлена общая структурная схема устройства для умножения 8-разрядных двоичных чисел (п).На фиг. 2 представлена схема модуля . дешифрации.Таблица состояния выходов модулей дешифрации при работе устройства представлена на фиг. 3.Схема блока суммирования частичных.произведений показана на фиг, 4, при этомна фиг. 5 представлена схема сумматорапервого яруса дерева сумматоров, на фиг.6 - схема остальных сумматоров,На фиг, 7 показана схема коммутаторов, на фиг. 8 - схема модуля коммутацииМК, входящего в состав коммутатора нафигВременная диаграмма работы устройства, временная диаграмма работы распределителя сигналов и временная диаграммаработы коммутатора представлены на фиг.9, 10, 11 соответственно.Таблица состояний выходов коммутаторовпри работе устройства, представленнаяна фиг. 12, поясняет работу коммутатора.Устройство для умножения 8-разрядныхдвоичных чисел (фиг. 1) включает регистрмножимого 1, сдвиговый регистр множителя 2, распределитель 3 сигналов, блок перемножения 4 два блока суммированиячастичных произведений 5 и 6, коммутатор7 и 7-разрядный регистр 8 задержки, причемвход множителя 9 устройства соединен синформационным входом сдвигового регистра множителя 2, выходы 2,1-2,8 сдвигово-,го регистра множителя 2 соединенысоответственно со входами 4 Л,8 разрядов множителя блока перемножейия 4, входмножимого 10 устройства соединен с информационными О-входами триггеров 1.11,8 регистра множимого 1, входы Чразрешения записи которых соединены соответственно с выходами 3.1-3.8 распреде.лителя сигналов 3, выходы триггеров 1 Л.8регистра множимого - соответственно свходами 4,9-4.16 разрядов множимого блока перемножения 4, выходы 4 Л 7-4,24 блокаперемножения 4 - соответственно со входами 7 Л.8 коммутатора, восемь выходовпервой группы 7.9 коммутатора 7 - с соответствующими входами 5.1 первого блокасуммирования частичных произведений 5,восемь выходов второй группы 7.10 коммутатора 7 - с соответствующими входами 6.1второго блока суммирования частичных тора по еоб 2 19 (см, фиг, 2). При этом перпроизведений 6, выходы 5,2 и 6.2 первого 5 вые входы 20 элементов И 15 и 16 соединеи второго 6 блоков суммирования частичных ны с вйходом сумматорапо аод 219, первый произведений - соответственно с первым вход 21 которого соединен с третьим ийфор 11 и вторым 12 выходамиустройства, входы 5 мационным входом С модуля, второй вход запуска 3.9 и 7.11 распределителя сигналов 22 сумматора по аод 2 - с вторым информа и коммутатора 7 соответственно - с входа- ционным входом В модуля и входом блокими синхронизации устройства. Блок. пере- ровки 23 О-триггера 18, информационный множения 4 имеет 8 дополнительных входоввход 24 которого соединен с первым инфор,25-4,32, 8 входов управления(на фиг, 1 не 10 мационным входом А модуля дешифрации, показаны) и состоит из восьми модулей де- с вторым входом 25 первого элемента И 15 шифрации 14,1-14.8, коммутатор имеетдве и с вторым инверсным входом 26 второго группы 7,12 и 713 выходов управления во элемента И 16, вход В установки в "О" 0- восемь выходов в каждой, и два выхода ус- триггера 18 соединен с входом управления тановки 7.14 и 7,15, блоки суммирования 15 О модуля дешифрации, инверсный выход частичных произведений 5. и 6 имеют каж- О-триггера - с третьим входом 27 первого дый по 8 входов управления 5.3 и 6.3 соот- элемента И 15, прямой выход О-триггера - с ветственно, и входы установки 5,4 и 6.4 третьим входом 28 второго элемента И 16, 0-входы триггеров 8,1-8,7 регистра задерж- выходы элементов И 15 и 16 соединены со ки 8 соединены с выходами триггеров 1.1- 20 входами элемента ИЛИ 17, выход которого 1,7 регистра множимого 1 соответственно, является выходом модуля дешифрации.выходы триггеров 8,1 - 8.7 - с входами 4.26 - Коммутатор 7 содержит сдвиговый ре,32 блока перемножения 4, вход 4,25 блока . гистр 29, два триггера задержки 30 и 31, два перемножения соединен с "О", Выходы 7.12 элемента И 32 и 33 и восесь модулей комму- первой группы выходов управления комму тации МК 1 - МК 8 (фиг. 7), состоящий из двух татора 7 соединены с соответствующими элементов И 64 и 65(фиг. 8) (элементы И 64 входами 5.3 управления первого блока 5 модулей коммутации МК 1 - МК 8 образуют суммирования частичных произведений, первую группу элементов И коммутатора, выходы 7.13 второй группы выходов управ- элементы И 65 модулей коммутации МК 1 - лений коммутатора 7 - с соответствующими 30 МКЯ - вторую группу элементов И коммутавходами 6,3 управления второго блока 6 тора), Первый триггер 34 сдвигового суммирования частичных произведений, регистра 29 является счетным, вход первого первый 7,14 и второй 7.15 выходы установки триггера задержки 30 соединен с входом 32 коммутатора 7 - соответственно со входами запуска коммутатора,выход первого триггеустановки 5,4 и 6,4 первого 5 и второго 6 35 ра задержки 30-свходом второго триггера блоков суммирования частичных. произве- задержки 31 и с информационным входом . дений, Блок перемножения 4 состоит из сдвигового регистра (входом счетного тригвосьми модулей дешифрации 14,1-14.8, гера 34). Выход второго триггера задержки первые информационные входы А модулей 31 соединен с первыми входами первого 32 дешифрации 14,1-14,8 соединены соответ и второго 33 элементов И коммутатора. Пер-. ственно с входами 4.1-4,8 разрядов множи- вые входы 11 элементов И 64 и 65 модулей теля блока перемножения 4, вторые . коммутации МК 1-МК 8 (см. фиг, 8) соединеинформационые входы В модулей дешиф- ны соответственно с прямым и инверсным рации 14.1 - 14.8 - соответственно с входа- выходами триггеров 34-41 сдвигового регими 4.9 - 4.16 разрядов множимого блока стра 29, вторые входы элементов И 64 и 65 перемножения 4,третьиинформационные модулей коммутации -соответственно с входы С модулей дешифрации 14.1-14,8 - входами 7.1 - 7,8 коммутатора, выходы элесоответственно с дополнительными инфор-ментов 64 модулей коммутации МК 1 - МК 8 мационными входами 4.25 - 4,32 блока пере- являются соответствующими выходами 7.9 множения 4, входы управления О (см, фиг. 2) первой группы выходов коммутатора (выхомодулей дешифрации 14.1-14.8 - соответ- дами 01,1-08.1 на фиг. 7), выходы элеменственно с выходами 3.1-3,8 распределите- тов 65 модулей коммутации являются ля сигналов 3, выходы Г модулей соответствующими" вйходамй 7,10 второй дешифрации 14.1-14.8 - соотвегственно с группы выходов коммутатора (на фиг. 7 - выходами 4.17-4.24 блока перемножейия, выходами 01.2-08.2), второй вход элемента Каждый модуль дешифрации 14,1-14,8 в 32 соединен с прямым выходом первого блоке перемножейия 4 состоит из двух эле- триггера 34 сдвигового регистра 29, второй ментов И 15 и 16, элемента ИЛИ 17, 0-триг- вход элемента 33 соединен с инверсным гера 18 с входом установки в "О" и входом выходом первого триггера 34 сдвигового реблокировки и входом блокировки и сумма- гистра, прямые выходы триггеров 34 - 41сдвигового регистра 29 через модули коммутации МК 1-МК 8 (см. фиг. 8) соединенв с соответствующими выходами 7.12 (фиг. 1) управления первой группы (на фиг. 7 - вы-, ходы С 1,1-С 8.1), ийверсные выходы тригге, ров 34-41 сдвигового регистра 29 соединены с соответствующими выходами 7 13 (фйг, 1) управлейия второй группы коммутатора (на фиг. 8 - выходы С 1.2-С 8.2), выходы элементов И 32 и 33- соответствен но с первым 714 и вторым 7,15 выходами установки коммутатора, Каждый блок суммирования имеет древовидную структуру (фиг. 4), состоящую из 1 о 928-3 ярусов сумми- рующих модулей 42-48, каждый суммирую щий модуль содержит одноразрядный полный сумматор 49, два промежуточный триггера 50, 51 и триггер переноса 52 (см.фиг, 5, 6), При этом информационные входь. А 53, 8 53 промежуточных триггеров 50, 51 . 20 первого яруса соединены с соответствующими информационными входами 00-07 блока суммирования (см. фиг. 4 и 5), в каждом модуле суммирования выходы промежуточных триггеров 50, 51 соединены с 25 первым 54 и вторым 55 входами одноразрядного полного сумматора 49, выходы суммы однноразрядных полных сумматоров первого и второгоярусов соединены с соответствующими входами 53 промежуточных 30 триггеров 50,51 суммирующих модулей второго и третьего ярусов соответствейно,. выходы переноса 57 одноразрядных полных сумматоров 49- с информационным входом 58 триггера переноса 52 в этом же сумми рующем модуле, выход триггера переноса 52 - с третьим. входом одноразрядного полного сумматора 49 (см. фиг:5, 6), выход суммы 56 одноразрядного полного сумматора в суммирующем модуле 48 третьего яруса яв ляется выходом 60 блока суммирования, который содержит также два триггера задержки 61 и 62, причем входь разрешения записи 63 промежуточных триггеров 50 и 51 суммирующих модулей первого яруса 45 42-45 соединены с соответствующими входами СО-С 7 управления блока суммирования (см. фиг. 4, 5), вход установки 66 блока суммирования частичных произведений соединен с входом триггера задержки 61, с входами 66 установки в "О" промежуточных :триггеров 50,51 и триггеров переноса 52 : суммирующих модулей 42-45 первого.яруса, выход первого триггера задержки 61 соединен со входом второго триггера задержки 62 и со входами 66 установки в "О" триггеров переноса 52 суммирующих блоков 46, 47 второго яруса, выход второго триггера задержки 62 - с входом установкив "0" триггера переноса 52 суммирующегомодуля 48 третьего яруса. В общем случае операцию умножениядвух двоичных чисел а и Ь можно записать ввиде и - 1С=. 1(а 1) Ь 2 =о В случае, когда данные представлены в прямом коде 1(а 1) = а 1.При обработке данных в дополнительном коде удобно использовать алгоритм Бута, когда 1 еслиаг,а 1-1= О, -1 если а= О, аи,а 1 = Оесли а=аь 1(2)причем ао-О. т,е. функция т(а) определяетсяпутем дешифрации значений 1-го и (1-1)-горазрядов числа а (нумерация разрядов начинается с младшего). Из выражений (1) и (2)видно, что для умножения чисел в допОлнительном коде необходимо обеспечить выполнение следующих микроопераций:1. Дешифрация состояний 1-го и (1-1)горазрядов числа а для всех 1 -,1, 2, , и иформирование функции (а).:2, Формирование величины Ь= Ы(а),3. Взвешивание величины Ь, т.е. умножение Ьна 2,4. Суммирование взвешенных значений,Величина Ь 1 равняется либо О, либо величине "Ь", либо величине "-Ь" в зависимо-сти от значения функции Ф(а), Посколькуиспользуется дополнительный код, то величина "-Ь" может быть получена путем преобразования исходного дополнительного кодачисла "Ь" в код числа с противоположнымзнаком. Умножение Ь на 2 эквивалентноФФсдвигу кода Ь на 1 разрядов вправо, приэтом старшие 1 разрядов полученного кодадолжны совпадать с знаковым разрядомкода Ь, поскольку используется дополнительный код. Таким образом, процедуру умножения чисел в случае,например, Ь= 1.1101010,. а: 0.0110111 можно представить в следующем виде:исходные данные: Ьдоп 1,1101010, адоп=1 О 1 О 1 О-22О 1 1 О О 155 Ьф 1ааО 1 О 2 аЬ 21 1 О О 1 Таким образом, каждое 1-е взвешенное частичное произведение состоит иэ трех частей: необходимое количество младших 1 разрядов (в зависимости от веса 1) являются нулями (область А в примере 3 - правый нижний угол), затем идет и значащих цифр величины Ь 1 в дополнительном коде (область В - центральная часть в примере 3), а 2 оставшиеся 1 разрядов 2 п-раэрядного кода заполняются знаковым разрядом величины Ь 1 (область С - верхний угол в примере 3).Суммирование частичных произведений удобно выполнять в последовательном коде 2 с помощью дерева одноразрядных полных сумматоров с запоминанием переноса. При этом в момент завершения обработки частичных произведений, относящихся к текущей паре сомножителей а и Ь, и начала 3 обработки частичных произведений, относящихся к следующей паре сомножителей, триггеры переносов в однобитовых сумматорах должны обнуляться.Устройство работает следующим обра зом.Операнды вводятся в последовательном дополнительном коде младшими разрядами вперед через вход 10 (операнд а) и 9 (операнд Ь) устройства в соответствии с вре менной диаграммой на фиг. 9, Прием разря дов операндов а и Ь в регистры устройства происходит по фронту синхросигнала 31; который поступает на входы синхронизации всех триггеров устройства (цепи разводки 4 синхросигнала 31 на фигурах и в формуле изобретения не отражены, чтобы не загромождать изложение). Старшие (знаковые) разряды операндов сопровождаются высоким уровнем синхросигнала 32 ("конец сло ва"), который поступает через вход 13 устройства и служит для запуска распределителя 3 и сдвигового регистра 29 коммутатора 7 (см, фиг, 7). Разряды операнда Ь последовательно задвигаются в триггеры сдвигового регистра 2, т.е. в каждом такте ранее загруженные разряды операнда Ь сдвигаются в регистре 2 на одну позицию, а в освободившийся триггер первого разряда регистра 2 заносится в очередной разряд 5 операнда. Разряды операнда а поступают с входа 10 устройства на О-входы одновременно всех триггеров 1,1 - 1.8 статического О 2регистра 1, при этом распределитель сигна лов 3 последовательно выдает на свои выхо ды 3.1 - 3.8 импульсы разрешения записи в соответствии с временной диаграммой на фиг, 10, которые поступают на входы Ч разрешения записи триггеров 1.1 - 1.8 регистра 10 1 таким образом, что в 1-м такте посае при- .О - -12 Охода очередного импульса сигнала Я 2 (т,е, после завершения ввода предыдущей пары сомножителей) первый разряд операнда а записывается в триггер 1.1 и хранится там в 5 течение восьми тактов, во втором такте после прихода импульса 32 второй разряд операнда а записывается в триггер 1.2 и т,дв восьмом такте после прихода импульса 82 восьмой (знаковый) разряд операнда а записывается в триггер 1.8. при этом поступает очередной импульс 32 "конец слова").Разряды операнда Ь поступают с выходов триггеров регистра 2 на первые информационные входы А модулей дешифрации 14.1-14.8, при этом сдвиговый регистр.2 обеспечивает умножение кода числа Ь на 2 (задержку на 1 тактов), где 1 = 1, 2, , 8 - номер выхода сдвигового регистра 2. Разряды операнда а поступают с выходов триггеров 1.1-1.8 на вторые информационные входы В модулей дешифрации 14.1-14,8 и на входы триггеров 8,1 - 8.7 регистра задер-. жки 8, откуда сигналы проходят на третьи информационные входы С модулей дешифрации 14,2-14.8 (на вход С модуля 14;1 все время поступает "0").Регистр задержки 8 обеспечивает одновременное поступление значений разрядов:аи аней операнда а на входы В и С 1-го 0 модуля дешифрации, который формирует частичные произведения в соответствии с выражением (2). Модуль дешифрации работает следующим образом (см, фиг. 2). Запись младшего разряда операнда Ь в 1-й разряд 5 регистра 2 происходит одновременно с записью (1-1)-го разряда а операнда а в (1-1)-й триггер регистра задержки 8, и одновременно с записью 1-го разряда операнда а в 1-й триггер регистра 1, Последняя операция вы полняется при высоком уровне сигнала разрешения записи на 1-м выходе 3.1 распределителя сигналов 3. Этот же сигнал одновременно поступает через вход управления О соответствующего модуля дешифрации 14,1 на вход В установки в "О" О-триггера 18 и обнуляет этот триггер. При а 1" а;-1 = "1" и а = аней= 0 на выходе сумматора по аоб 2 формируется низкий уровень "0", который закрывает элементы И 15 и 16, в результате чего на выход Е модуля дешифрации выдается "О" независимо от значений разрядов ойеранда Ь, поступающих на вход А, и состояния триггера 18 модуля дешифрации, При а= "О, а 1-1= 1" низкий уровень на входе В модуля дешифрации проходит на 5вход блокировки 23 О-триггера 18 и запрегщает его переключение из начального состояния логического "О", в которое этоттриггер установился в момент записи а повысокому уровню на управляющем входе О 10 модуля дешифрации. соединейном с соответствующим выходом распределителя сигналов, В этом случае элемент И 16 будет все время закрыт низким уровнем на входе 27, а элемент И 15 будет все время открыт, т.к, 15 при а= "0"; а 1-1- "1" на выходе сумматора по щоб 2 сформируется высокий уровень. В результате этого на выход Р модуля дешифрации через второй вход 25 элемента И 15 будут проходить разряды кода операнда Ь без изменений. При а= "1", аь 1= "О" на выходе сумматора по воб 2 также формируется высокий уровень, в результате чего при начальном нулевом состоянии О-триггера 18 на выход Р модуля дешифрации через вход 25 элемента 15 будут проходить без изменения младшие разряды кода Ь до тех пор включительно, пока не придет первая "1", В момент поступления первой "1" на вход А модуля дешифрации О-триггер 18 30 переключится в состояние "1" (на входе блокировки 23 триггера - высокий уровень, т,к.а= "1"), в результате чего элемент И 15 закроется, а элемент И 16 - откроется, и на выход Р модуля все остальные разряды кода 35 Ь; которые поступят после прихода первой "1" выдаваться с инверсией через второй инверсный вход элемента И 16. В этом случае модуль дешифрации выполняет преобразование дополнительного кода числа Ь, 40 поступающего на вход А модуля, в дополнительный код числа с противоположным знаком "-Ь" по известному алгоритму, который состоит в том, что для преобразования кода числа в код числа с противоположным знаком необходимо все младшие нули этого45кода и первую единицу, следующую за ними, оставить без изменений, а все остальные разряды кода проинвертировать. В таблице на фиг. 3 представлены состояниявыходов модулей дешифрации в различные моменты времени при работе устройства, при этом Ь= Ь 1, т.е. Ь является 1-м разрядом величины, полученной умножением ко- .да числа Ь на значение функции 1 к, полученной дешифрацией значений М-го и.(Ь 1)-го разрядов операнда а в соответствиии с выражением (2). Нумерация тактов в таблице ведется начиная с момента подачи высокого уровня сигнала Я 2 "конец слова". Из таблицы видно, что модуль дешифрации .14.1 начинает выдавать разряды первого частичного произведения о = Ь 1 11 во втором1такте после подачи сигнала Я 2, модуль де,шифрации 14.2 - разряды второго частичного произведения Ь Ь 6 в третьем такте2после подачи импульса Я 2 и т.д, В 9-м такте модуль 14.1 завершает выдачу первого частичного произведения предыдущей пары сомножителей и в 10-м такте начинает выдачу первого частичного произведения следующей пары сомножителей. Модуль 14.2 завершает выдачу второго частичного произведения предыдущей пары сомножителей в 10-м такте и в 11-м такте начинает выдачу второго частичного произведения следующей пары сомножителей и т.д.С выходов модулей дешифрации 14.1- 14,8 частичные произведения поступают на входы 7,1-7.8 коммутатора 7, который частичные произведения четных пар сомножителей выдает в первый блок суммирования частичных произведений 5, а частичные произведения нечетных пар сомножителей выдает во второй блок суммирования частичных произведений 6.Коммутатор работает следующим образом(см. фиг. 7), Импульсы сигнала Я 2 "конец слова" задерживаются на один такт первым триггером задержки 30 и приходят на вход запуска счетного триггера 34, который при подаче высокого уровня на этот вход переключается в противоположное состояние и запускает сдвиговый регистр 29 в соответствии с временной диаграммой на фиг, 11, где представлены сигналы на входе 7,11 (Я 2) коммутатора и сигналы на выходах всех триггеров коммутатора (триггеров задержки ТО 1, ТО 2, счетного триггера СТ и триггеров 35-41 (Т 1-Т 7) сдвигового регистра 29), Сигналы на прямых и инверсных выходах триггеров 34-41 проходят на первые входы элементов И 64 и 65 соответственнЬ модулей коммутации МК 1-МК 8 (см, фиг. 7., 8), при этом высокий уровень на прямом .выходе триггеров сдвигового регистра 29 (триггер находится в состоянии О= 1) разрешает прохождение данных со входов 7,1-7.8 коммутатора через элементы И 64 модулей коммутации МК 1-МКЗ на выходы 01.1-08,1 коммутатора, которые на фиг. 1 обозначены позицией 7.9 и соединены с входами данных 5.1 первого блока суммирования, а высокий уровень на инверсном выходе триггеров сдвигового регистра 29 (триггер находится в состоянии 0= О) разрешает прохождение данных со входов 7.1-7.8 коммутатора через элементы И 65 модулей коммутации МК 1- МК 8 на выходы 01,2-08,2 коммутатора, ко17 18торые на фиг. 1 обозначены позицией 7,10 и сумматоров(фиг. 5) и обнуляет эти триггеры, соединены с входами данных 6,1 второго На входы разрешеййя записи ВА, ВВ триг- блока суммирования, Переключениетригге- геров ТА, ТВ соответственно каждого сумров сдвигового регистра 29 синхронизиро- маторз в первом ярусе поступают сигналы с вано с потоками данных, поступающих в 5 выходов управления 7,2 коммутатора 7, коммутатор 7 с выходов Е модулей дешиФ- причем "1" нз входе разрешения записи рации 14.1 - 14.8 таким образом, что пере- разрешает прием в Соответствующий тригключение 1-го триггера в регистре 29герновойийФормзции,поступающеййаего происходит в момент завершения выдачи с информационнйй вход 53, "О" на входе развыхода Е модуля 14 Л последнего разряда Ьв 1 О решения записи обесйечивает работу трйг 1-го частичного произведения предыдущей гера в режиме хранения, когда Состояние пары операндов и начала выдачи с выхода Етриггера в каждом следующем такте совпамодуля дешифрации 14, первого разряда дает с его состоянием в предыдущемтакте, Ь 1 1-го частичного произведейия следую- . Из таблицы на фиг. 12 (строки С 11 - С 8,1) щей пары операндов (см. табл. на фйг, 3 и 15 видно, что промежуточныетриггеры перво-. временные диаграммы на фиг, 11). В резуль- го яруса сумматоров принимают новую ин- .тате этого на выход 01,1 в течение 8 тзктов,формацию только в периоды поступления (со 2-го по 9-й выдается код частичного про- нз их входы разрядов о частичных произвеУизведения Ь, при этом на выход 01,2 в дений впримереЗ,чтосоответствуетценттечение этих 8 тактов выдается О, затем в 2 О ральной части 3 множества частичных . течение следующих 8 тактов на выход 01.1 произведений в указанном примере, а в освыдается О, на выход 01,2 выдается код тальные моменты времени находится в речастичногопроизведения Ь следующей па- жиме хранения. Таким образом, режим . ры операндов, Аналогичным образом, но со хранения обеспечивает формирование нусдвигом на 1 такт частичные произведения 25 левых младших разрядов частичнЫх произ- Ь выдаются с выходов 02.1 и 02,2, чзстич- ведений на входах дерева сумматоров ные произведения Ь, выдаются с выходов (область Ав примере 3), посколькутриггеры 03,1 и 03.2 коммутатора 7 и т.д см. таблицу АТ; ТВ после их установки в "О" сигналом Й 1 состояний выходов коммутатора при работебудут находиться в режиме хранения до тех устройства (фиг. 12),. строки 01 1-08.1 и 3 О пор, пока на их входы не начнут поступать . 01.2-08,2. Отметим, что коммутатор 7 со- разряды величины Ь (см, фиг. 12, а такжевместно с модулями дешифрации 14 1-14,8 расширенных знаковыхразрядов частичных формирует данные, которые в примере (3произведений (область С в примере 3) на относятся к области В - центральной частивходах дерева сумматоров, поскольку тригмассива битов частичных произведений. 35 геры ТА, ТВ сразу йосле приема в них старФормирование битов из областей А и С вы-, ших разрядов величин Ь, которые как раз и полняется в промежуточных триггерах сум-: являются знаковыми, переходят в соответматоров первого яруса блоков ствии с таблицей на фиг. 12 в режим хране- суммирования частичных произведений, нияи на входы комбинационных для чего необходимы специальные сигналысумматоров ЯМ 49 в последующих тактах управления записью данных 7.12 и 7,13 (см; поступают только знаки соотвеТствующих фиг. 1) и сигналы установки 7,14, 7,15 частичных прбизведений до тех пор, пока не.Блоки суммирования чэ тичных произ-: поступит следующий импульс сигнала уставедений 5 и 6 формируют окончательные новки В 1.Сумматоры первого яруса (42-45 произведения соответственно нечетных и 45 на фиг, 4) из и чзстичнйх произведений, четных пар операндов и работают следую- . поступающих на их входы, формируют и/2 щимобразом(нижерассматривается только промежуточных результатов,которые с заработз блока 5, блок 6 работает аналогич- держкой в 1 такт начинают поступать на ным образом со сдвигом по времени в и входь 1 АиВсуммзторов 2-гояруса(46 - 47 натактов), фиг. 4), Одновременно на входы ЯС этихВ момент начала обработки частичных сумматоров поступает с выхода триггера запроизведений, сформированных разрядами держки 61 задержанный на .1 такт сигнал очередной пары сомножителей, на вход ус- установки В 1 и обнуляет триггеры хранения тановки 5,4 блока 5 ОЯМ 1 поступает им- переноса 52 этих сумматоров (см. фиг. 6).пульс сигнала установки й 1 с выхода 7,14 Сумматоры. второго яруса из и/2 промежукоммутатора 7(см, фиг, 7 и временную диаг-: точных результатов первого яруса формирурамму на фиг. 11), Указанный импульс через ют и/4 промежуточных результатов второго входы ВС сумматоров первого яруса 42 - 45 яруса и выдают их на входы третьего яруса.(фиг,4).проходйт на входы 66 установки в "Оф Все последующие ярусы блока сумматоров промежуточных триггеров 50, 51, 52 этих работаютаналогично,сумматор последнего