Устройство для деления двоичных чисел

) Ы оз О 06 Е 7/52 ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕВЕДОМСТВО СССРГОСПАТЕНТ СССР) ОБРЕТЕН ИЯ ОПИСАНИЕ И АВТОРСКОМУ СВИДЕТ Г СТВУ 1-. :2(22) 01 10.90, :.цифтр целой части частного устанавливается(46) 23,12.92. Бюл, %47, . число цикловопределения цифр частного,(71) Научно-производственное обьединение равное предполагаемой разрядности велим Старт"чины частного, которая вычйсляется по ис(72)А.А.Косой, А.А.Добрынин,.:хбдным кодам делимого" и делителя передВ;А,Кашарин и В.А.Хромушин .Йачалом операции "дпкеления й которая для .(56) Авторское свидетельство СССР.; . всех допустимых значений делимого и дели-:М 1103224, кл, 606 Р 7/52, 1982, теля является величиной, меньшей или равАвторское свидетельство СССР: ной разрядности операндов делимого иМ 1492508, кл. 0 06 Р 7/52; 1987.делителя.Устройство для деления двоичныхАвторское свидетельство СССРчисел содержит регистр делимого, регистрМ 1617437, кл. 0 06 Р 7/52, 1989, делителя, регистр частного,даа сумматора,элемент НЕ, элемент ИСКЛЮЧАЮЩЕЕ(54) УСТРОЙСТВОДЛЯДЕЛЕНИЯДВОИЧ-: ИЛИ, два блока вычисления логарифмов,НЫХ ЧИСЕЛ. ". два"коммутатора, блок преобразования ко(57) Изобретение бтносится к вычйслитель- да делителя, блок управления, состоящий из Бной технике и может быть йспользовано вдтвухттриггерковкснчезчйккма" Циклов, дешифраспециализированных вычислительных ма-тора, нуля, генератора тактовых импульсовшинах, Цель изобретения - повышение бы- . элемента И, сумматора. 5 ил.ЪефоИзобретение относится к вычислитель- ЩЕ ИЛИ, демулътиплексоР, блок.элеменной технике и может быть использовано в: тов ИЛИ (р.специализированных вычислительйых уст- Недостатком указаннйх устройств дляройствах.: -деления двоичных чисел является низкоебыстродействие выполнения деления двоИзвестно устройство для деления дво ичных чисел,ичных чисел, содержащее регистрделимо- Наиболее близким к изобретению по Сго, регистр делителя, регистр частйого,:, технйческой сущности и достигаемому ре- .сумматор, блок управления, впемент ИПИ, вультату является устройство для деленияреверсивный счетчик, дешифратор нуля и,. двоичных чисел, содержащее регистры деблок сравнения кодов, . лимого, делителя и частного, два сумматоИзвестноустройство для деления дво- . ре, два блокавычисления логарифмов, дваичных чисел, содержащее регистр делимо- коммутатора, блок преобразования кодаго, регистр делителя, регистр частйого, . делителя, элемент НЕ, элемент ИСКЛЮЧАсумматор, блок сравнения; блок преобра-ЮЩЕЕ ИЛИ, триггер, группу элементовзования кода, элемент НЕ, счетчик, блок ИЛИ и блок управления, содержащий генеуправления, триггер, элемент ИСКЛЮЧАЮ- ратор тактовых импульсов, элемент И, счет1783520 Корректор М,Ткач актор Г.Бельск оизводственно Заказ 4516 ВНИИПИ Госу Составитель А,Косо Техред М.Моргента Тираж . . Подписноеенного комитета по изобретениям и открытиям при ГКНТ СССР 13035, Москва, Ж, Раушская наб;, 4/5 ельский комбинат "Патент", г, Ужгород, ул.Гагарина, 101чик циклов, элемент НЕ и два триггера, при этом выходы разрядов с первого по (и+1)-й регистра делимого соединены с входом первогоблока вычисления логарифмов и с первыми информационными входами разрядов с второго по(п+2)-й первого сумМатора, первый информационный вход первого разряда которого соединен с входом логического нуля устройства, выход суммы первого сумматора соединен с информационным входом регистра делимого, выходы первого и второго блоков вычисления логарифмов соединены с первьфм и вторым информационными входами второго сумматора, вход переноса которого соединен с входом логической единицы устройства, выход суммы второго сумматора соединен с управляющими входами первого и второго коммутаторов, информационный вход первого коммутатора соединен с выходом регистра делителя и с входом второго блока вычисления логарифмов, выход первого коммутатора соединен с информационным входом блока преобразования кода делителя, выходы которого соединены с вторыми информационными входами первых (и+1) разрядов первого сумматора, вход переноса и второй информационный вход (и+2)-го разряда которого соединены с управляющим входам блока преобразования кода делителя и выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с выходом триггера, информационный вход которого соединен с информационным входом второго коммутатора и с выходом элемента НЕ, вход которого соединен с выходом знакового разряда первого сумматора, выход первого разряда второго коммутатора соединен с информационным входом первого разряда регистра .частного, информационные входы разрядовс второго по в-й которого соединены с вы-. ходами элементов ИЛИ группы, первые входы которых соединены с выходами разрядов с второго па щй соответственновторого коммутатора, вторые входы элементов ИЛИ группы соединены с выходами разрядов с первого по (е)-й регистра частного, синхровход которого соединен ссинхровходами триггера, регистра делимого; первого триггера блока управления, входом счетчика циклов и выходом элемента И, -первый вход которого соединен С выходом генератора тактовых -импульсов; второйвход элемента И соединен с выходом эле мента НЕ блока управления, вход которогосоединен с выходом счетчика циклов, информационный вход первого триггера блокауправления соединен с инверсным выходомвторого триггера, информационнцй вход котоРого соединен с входом логической единицы устройства, выход первого триггера блока управления соединен с синхровходом второго триггера и с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИНедостатком данного устройства дляделения двоичных чисел является низкое быстродействие выполнения операции деления, Зто обусловлено тем. что число циклов определения цифр целой частичастного; определяющее время выполнения операции деления, не зависит от величинычастного, а является постоянной величиной, равной разрядности операндов делимого и15 делителяВремя выполнений операции делениядвух двоичных чисел с точностью вычисления частного до дробной части определяется зависимостью20задел А 1/В топредел.цифр= ттакт х (и + с),где топредел,цифр время определения цифрчастного;тект - длительность цикла определенияодной цифры частного (период тактовой частоты, в течение которого определяется одна цифра частного); и - число разрядов операндов делимогоЗ 0 и делителя; равное числу разрядов целойчасти операнда частного;с - число разрядов дробной части частного, выбираемое из условия требуемой точности вычисления частного (контакта 35 устройства).Целью изобретения является повышение быстродействия устройства.Пусть и-разрядность операндов делимого и делителя, А - делймое, В - делитель - конкретные двоичные числа, над40которыми производится операция деления, Величина А представляется двоичным кодом. содержащим ар разрядов, величина В представляется двоичнцм кодом, содержа щим Ьр РазрядовПеред началом операции определенияцифр частного, которая выполняется в виде операции деления со сдвигом остатка и его автоматическим восстановлением, производится нормализация кода делителя. Она заключается в том, что по исходным кодам делимого А 1 и делителя В вычисляется показатель К степени множителя нормализа-.ции:Если вычисленное значение показателя Кстепени множителя нормализации является1 дел А/В ф %такт (К + С)величиной, меньшей или равной нулю, то целая= 1 такт Е С . 092 Акод делителя является нормализованнымчасть9-Аотносительно кода делимого, т.е. код делителя установлен относительно кодаделимо- целая о 9 В + 1)+ с)092 +го в положение, когда удовлетворяются 5 частьусловия нормализацииПовышение быстродействия предлагае 2 Амого устройства для деления двоичных чисел по сравнению с прототипом:аЬ -1 . (2) 10 осуществляется засчеттого,чтодля каждойар р- пары двоичных чисел перед началом операи разрешается осуществлять операцию оп- ции определения цифр частного вычисляетределения цифр частного. Если вычислен-ся конкретное значение показателя Кное значение показателя К степени степени множителя нормализации, котороемножителя нормализации больше или рав определяет конкретное для данной парыно единице, то производится нормализация: двоичных чисел число циклов, необходимоекода делителя: кодделителя В умножают на: . для данной пары двоичных чйсел число цик.множитель нормализации 2 кф(код делителялов, необходимое для вычисения цифр цесдвигают в сторону старшего разряда на К . лой части частного, и которое для всехразрядов) и устанавлйвают его тем самйм в 20 допустимых значений делимого и делителя.положение, когда условия нормализаций(2) . кРоме случая, когда величина делимого явудовлетворяются,".: ляется максимальной (ар равно и, а делиСдвиг кода делителя на соответствую тель равен единице, т.е. Ьр Равно 1),щее число разрядов осуществляется с по- . является величиной меньшей, чем разрядмощью коммутатора и не требует времени 25 ность операндов делимого и делителя, т.е.на циклы последовательного сдвига. меньшей и, величина которой определяет вПрй этом вычисляемое перед началом прототипе число циклов определения цифроперации деления всоответствии с зави- целой части частного,симостью (1) для каждой пары двоичных ,: На фиг. 1 приведена структурная схемачисел эначейие показателя К степени мно устройства для деления двоичных чисел; нажителя нормалйзации определяет не толь- фиг. 2 - диаграммы, поясняющие работу уско число разрядов, на которое необходимотройства; на фиг. 3 - пример выполнениясдвинуть код делителя для его нормализа-: первого коммутатора; на Фиг; 4 - примерции, но и макСимальное для данной парьвыполнения вторОго коммутатора; на фиг,двоичных чисел, йсходя из разрядности их 35 5 - пример выполнения первого блока выконкретных значений, число циклов, коГо- . числения логарифма.рое необходимо выполнить в процессе де-, . Устройстводля деления двоичных чиселления для определения цифр целой части (фиг; 1) содержит регистр 1 делимого, Ре,частного, .: : : . гистр 2 делителя, регистр 3 частного; пер-Вычисляемое значение показателя Квый сумматор 4, элемент НЕ 5, элементстепени множителя нормализации запоми- ИСКЛЮЧАЮЩЕЕ ИЛИ 6, первый 7 и второйнается перед началом операции определе блоки вычисления логарифмов, второйния цифр частного в счетчике циклов и сумматор 9,первыйкоммутатор 10,блок 11определяет количество циклов, которое бу-преобразования кода делителя, второй комдет проведено в процессе деления для оп мутатор 12, блок 13 управления, которыйределения цифр целой части частного;содержит первый 14 и второй 15 трйггеры;Если частное требуется вычислять с точ- Счетчик 16 циклов, дешифратор 17 нуля, ге-ностью до дробной части, то вычисленное . нератор 18 тактовых импульсов, элемент Изначение показателя К степени множителя 19, третий сумматор 20,нормализации суммируется с числом; рав-Устройство работает следующим обраным требуемой разрядности дробной части. зом. До начала операцииделения регистр 350частного - с, и результат запоминается в частного (фиг. 3). первый 14 и второй 15счетчике циклов. триггеры устанавливаются в нулевое состоВремя выполнения операции деления яние, в регистр 2 делителязаписываетсядвух двоичных чисел с точностью вычисле-и-разрядный двоичный код - делитель, ЬРния частного до дробной части определяет- Разрядов котоРого предстаяю величину55ся зависимостью Конкретного делителя В, В регистр 1 делимого и первый блок 7 вычисления логарифмазаписывается и-разрядный двоичный код -делимое, величина конкретного значениякоторого А представляется ар числом разрядов. В (и+1)-е разряды регистра 1 делимого, регистра 2 делителя и первого блока 7 вычисления логарифма записываются сигналы логического нуля, 5Первый блок 7 вычисления логарифма выполнен на основе блока памяти с записью и хранением кода адреса. В каждой ячейке блока памяти записано число, соответствующее целой части логарифма по основанию 10 два в зависимости от адресного номера ячейки, код которого определяется кодом делимого, записываемым в регистр адреса блока памяти.Второй блок 8 вычисления логарифма 15 выполнен йаоснове блока памяти, в каждой ячейке которого, как и в блоке памяти первого блока 7 вычисления логарифма, записано число, соответствующее целой части логарифма по основанию два в зависимости от адресного номера ячейки, код которой определяется кодом делителя, поступающим на его адресные входы с выхода регистра 2 делителя,На выходе первого блока 7 вычисления 25 логарифма формируется двоичный код, соответствующий целой части сигнала 1 одг Аь который поступает на первый информационный вход с первого по К-й разрядов второго сумматора 9. На выходе второго 8 блока вычисления логарифма формируется двоичный код, соответствующий целой части сигнала 1 од 2 В 1, причем результат логарифмирования представляется в дополнительном коде, который поступает З 5 на второй информационный вход первых К разрядов второго сумматора 9. На старшие (К+1)-е разряды первого и второго информационных входов второго сумматора 9 поступают соответственно сигналы логического 40 нуля и логической единицы, определяя эна ки суммируемых кодов, т.е, что 1 о 92 А - :положительное число, а од 2 В - отрицательное число. На вход переноса со второго сумматора 9 поступает сигнал логическойединицы. На выходах первых К разрядов второго сумматора 9 формируется код модуля йоказателя К степени множителя нормализации, а на выходе (К+ 1)-го разряда второго сумматора 9 формируется логический сигнал знака показателя К степени множителя нормализации, т.е, на выходах второго сумматора 9 вычисляется значение показателя К степени множителя нормализации, определяемое следующей зависимостью;55 часть о 92 А ч ст од В+1= К Двоичный код модуля К показателя степени множителя нормализации с выхода первых К разрядов второго сумматора 9 поступает на информационный вход второго коммутатора 12, на управляющий вход которого с выхода знакового (К+1)-го разряда второго сумматора 9 поступает сигнал знака показателя К степени множителя нормализации,Если вычисленное значение показателя К 1 степени множителя нормализации - положительное число, т,е. К больше или.равно нулю, то с выхода знакового(К+1)-го разряда второго сумматора 9 на управляющий вход второго коммутатора 12 поступает сигнал логического нуля, который разрешает прохождение вычисленного значения модуля показателя К степени множителя нормализации на выходывторого коммутатора 12 в неизменном виде, Вычисленное значение модуля показателя К 1 степени множителя нормализации определяет число разрядов, на которое необходимо сдвинуть код дели- . теля в сторону старшего разряда для его нормализации. Одновременно вычисленное значение модуля показателя К степени множителя нормализации определяет для данной пары конкретных двоичных чисел число циклов, которое необходимо выполнить в процессе деления для определения цифр целой части частного.Если вычисленное значение показателя К степени множителя нормализации является отрицательным, т.е. К 1 меньше нуля, то на выходе знакового (К+1)-го разряда второго сумматора второго сумматора 9 присутствует сигнал логической единицы, а значение модуля показателя К степени множителя нормализации представляется в дополнительном коде. Отрицательное значение вычисленного показателя К степени множителя нормализации показывает, что код делителя нормализован, что величина целой части частного, которое будет вычислено, равна нулю и, следовательно, циклы необходимые для определения цифр целой части частного, проводить не требуется. Второй коммутатор 12, на управляющий вход которого поступает сигнал логической единицы с выхода знакового (К+1)-го разряда второго сумматора 9, формирует в этом случае на своем выходе значение модуля показателя К степени множителя нормализации, равное нулю.Сформированное значение модуля показателя К степени множителя нормализации с выхода второго коммутатора 12 поступает. на управляющий вход первого коммутатора 10, на информационный вход которого с выхода регистра 2 делителя поступает код делителя - Вь В соответствии с преобразования кода делителя поступает управляющим кодом кодделителя с инфор- на второй информационный вход первого мационных входов второго коммутатора 10 сумматора 4 в дополнительном коде, В перпоступает на его выходы в виде В 2, т,е, вом сумматоре 4 производится вычитание умноженным на множитель нормализации 5 нормализованного кода делителя из кода 2 (т,е. код делителя на выходе второго ком- делимого, Результат вычитания определяетмутатора 10 оказывается сдвинутым относи- ся по логическому сигналу с выхода (и+2)-го тельно своего положения на разряда первого сумматора 4, сигнал с кото- информационных входах второго коммута- рого инвертируется элеМентом НЕ 5 и посту- тора 10 на К разрядов в сторону старшего 10 пает на информационный вход регистра 3 разряда). На выходе второго коммутатора частного. Остаток с выхода первого сумма оказывается сформированным нормали- тора 4 поступает на информационный вход зованный код делителя -В 2, который регистра 1 делимого, В младший разряд репоступает на информационный вход блока гистраЗчастногозаписываютцифручастно преобразования кода делителя 15 го, одновременно с"этйм остаток с выходаСформированное значение модуля по- первого сумматора 4 записывают в регистр казателя К степени множителя нормализа делимого; а значениекода на выходе счетции с выхода второго коммутатора 10 чика 16 циклов уменьшается при этом на поступает также на первый информацион- единицу, Логический сйгнал Свыхода млад- - ный вход третьего сумматора 20, на второй 20 шего"разряда регистра 3 частного, в кото- информационный вход которого поступаетром записана цифра частного, поступает двоичный код константы с, определяющий: через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 6 на .число разрядов дробной части частного. На управляющий вход блока 11 преобразовавыходе третьего сумматора 20 формируется ния кода делителя, на входпереноса и вто- двоичный код суммы -Зь определяющий 25 рой информационный вход(п+2)-го разряда число циклов определяния цифр целой и первогосумматора 4 иуправляетпередачей. дробной части частного, т,е, код числа цйк- нормализованного кода делителя на второй лов определения цифр частного; информационный вход первого счмматора 4вследующем тактеопределения цифр частЯ = К+ с30 ного;Далее процесс повторяется: кодостатка с выхода регистра 1 делймого поступает Вычисленное значение числациклов 31 оп- на первый информационный вход первого ределенияцифрчастногосвыходатретьегосумматора 4 сдвинутым на один разряд в сумматора 20 поступает на установочный сторонустаршего разряда. Есливмладший вход счетчика 16 циклов и устанавливается 35 разряд регистра 3 частного в предыдущем на его разрядных выходах. Кодчисла циклов цикле был записан сигнал логической еди- Яопределения цифрчастного, отличныйот. ницы, соответствующий йоложительному нуля, с выхода счетчика 16 циклов поступаетостатку, то нормализованный код делителя на входы дешифратора 17 нуля, На выходе падается на второй ийформационный вход дешифратора 17 нуля формируется сигнал 40 первого сумматора 4 в дополнительном ко- .логической единицы (фиг. 2, в), который по- де и в,первом сумматоре 4 производится ступает на второй вход элемента И 19 и вычитание нормализованного кода делитераэрешает.прохождение тактовых импуль- ля иэ кода остатка. Если в младший разряд сов с выхода генератора 18 тактовых им-: регистра 3 частного в предыдущем цикле пульсовчерезпервый входэлемента И 19 на 5 определения цифр частного был записан его выход(фиг, 2, а). сигнал логического нуля, соответствующийотрицательному остатку, но йормализованНачинается пошаговый процесс опре- . ный код делителя подаетсяна в 1 арой инделения цифр частного в соответствии с ал- формационный вход первого сумматора 4 в горитмом деления, согласно которому код 50 прямом коде и в первом сумматоре 4 произ- делимого из регистра 1 делимого со сдвйгом водится сложение кода остатка с нормалина один разряд в сторону старшего разряда зованным кодом делителя, Сигнал ". выхода подается на первый информационный вход (и+2)-го знакового разряда первого сумма- разрядов первого сумматора 4, при этом на тора 4 инвертируется элементом НЕ 5 и заего первый информационный вход первого писывается в младший разряд регистра 3 разряда подается сигнал логического нуля. частного; предыдущая цифра частного и соКод делителя из регистра 2 делителя, нор- держание остальных разрядов регистра 3 мализованный с помощью первого 10 и вто- частного сдвигается при этом на один разрого 12 коммутаторов, через блок 11 ояд в сторону старшего разряда, Значениекода на выходе счетчика 16 циклов уменьшается еще на единицу. Далее процесс повторяется.В соответствии с алгоритмом деление импульсы (фиг. 2, а) с выхода генератора 18 тактовых импульсов через элемент И 19 поступают на счетный вход счетчика 16 циклов, который включен в режим вычитания, на синхровходы первого 14 триггера, регистра 3 частного и регистра 1 делимого, Первый 14 и второй 15 триггеры образуют схему формирования импульса (фиг. 2, б), фронт которого совпадает с фронтом первого тактового импульса с выхода элемента И 19 (фиг. 2, а), а спад импульса (фиг. 2, б) совпадает с фронтом второго тактового импульса с выхода элемента И 19 (фиг, 2, а). Импульс логической единицы с выхода первого триггера 14 поступает на первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 6, на втором входе которого в исходном положении присутствует сигнал логического нуляс выхода младшего разряда регистра 3 частного. На выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 6 формируется сигнал логической единицы, который поступает на вход управления блока 11 преобразования кода делителя, на вход переноса и второй информационный вход (и+2)-го разряда первого сумматора 4, Код нормализованного делителя с выхода первого коммутатора 10 инвертируется блоком 11 преобразования кода делителя и поступает на второй информационный вход разрядов с первого по (и+1)-й первого сумматора 4. На второй информационном входе первого сумматора 4,значение нормализованного кода делителя представляется в дополнительном коде. На первый информационный вход первого сумматора 4 подается сдвинутый на один разряд в сторону старшего разряда прямой код делимого с выхода регистра 1 делимого, причем на первый информационный вход первого разряда первого сумматора 4 подается сигнал логического нуля.В первом сумматоре 4 производится вычитание нормализованного кода делителя. из кода делимого (в первом цикле определения .цифр частного вычитание является обязательным в силу данного алгоритма деления). На первых (и+ 1)-разрядных выходах первого сумматора 4 формируется код остатка. Знак остатка формируется на выходе (и+ 2)-го разряда первого сумматора 4 и соответствует сигналу логического нуля, если остаток положительный, или сигналу логической единицы, если остаток отрицательный. Соответственно, в первом случае в регистр 3 частного в качестве цифры частного необходимо записать сигнал логической единицы, а во втором случае - сигнал логического нуля.Сигнал знака остатка с выхода (и+2)-го знакового разряда первого сумматора 4 инвер тируется элементом НЕ 5 и поступает йаинформационный вход регистра 3 частного.Код остатка с выхода первого сумматора 4 поступает на информационный вход регистра 1 делимого.10 По спаду первого тактового импульса свыхода элемента И 19 (фиг. 2, а) сигнал с выхода элемента НЕ 5 записывается в младший разряд регистра 3 частного, а код остатка с выхода первого сумматора 4 15 записывается в регистр 1 делимого. Одновременно по спаду первого тактового импульса, поступающего на счетный вход счетчика 16 циклов, значение кода на ецио выходах, определяющее число циклов опре деления цифр частного, уменьшается иаединицу. Этим заканчивается цикл определения первой цифры частного.После окончания формирования пеговойцифры частного на выходе первого триггере 25 14 устанавливается сигнал логическогб нуля(фиг, 2, б), который поступает на пФрвйй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 6 и сохраняется на нем до конца операцйи деления. Сигнал на выходе элемента ИСКЛЮ ЧАЮЩЕЕ ИЛИ 6 в последующих циклахопределения цифр частного повторяет сигнал на своем втором входе, т.е. сигнал с выхода младшего разряда регистра 3 част кого - значение цифры частного, эаписан ной в предыдущем цикле. После окончанияформирования первой цифры частного нв выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 6. устанавливается логический сигнал первойцифры частного, который поступает на вход 40 управления блока 11 преобразования кодаделителя, на вход переноса и второй информационный вход (и+2)-го разряда первого сумматора 4. Если остаток при формировании первой цифры частного был отрицатель 5 ный, то в младший разряд регистра 3частного записана первая цифра частного - логический ноль, который разрешает прохождение нормализованного кода делителя на второй инФормационный вход первого 0 сумматора 4 в прямом коде. Если остатокпри формировании первой цифры частного был положительный, то в младший разряд регистра 3 частного записана первая цифра частного в виде логической единицы, 55 которая переводит нормализованный кодделителя, поступающий на второй информационный вход первого сумматора 4, в дополнительный код.Таким образом, если остаток при формировании первой цифры частного отрица1783520 тельный, то в первом сумматоре 4 производится сложение остатка с нормализованным кодом делителя. В случае, если остаток положительный, в первом сумматоре 4 производится вычитание из остатка нормализованного кода делителя. 1 дел А/В 1= стакт ( часть од 2 А- целая 092 В+ 1)+ с) или 1 дел А/Вг такт (К + С) Знак очередного остатка формируетсяна выходе (и+2)-го разряда первого сумма-, - стакт Нар + 1) + с 3тора 4, инвертируется элементом НЕ 5 и 10поступаетнаинформационныйвходрегист- т.е. время выполнения операции деления ра 3 частного. Код очередного остатка с вы- двух двоичных чисел определяется значенихода первого сумматора 4 поступает на ем показателя К степени множителя норма- информационный вход регистра 1 делимо- лиэации, который вычисляется перед го. По спаду второго тактового импульса с 15 началом операции деления для нормализавыхода элемента И 19 (фиг. 2, а) в младший ции кода делителя и определяет число цикразряд регистра 3 частного записывается лов определения цифр целой части частногознак остатка - вторая цифра частного, при с требуемой точностью вычисления дробной этом первая цифра частного из младшего части частного (числом ее разрядов - с).разряда и значение последующих разря . Если при нормализации кода делителя дов регистра частного сдвигаются на один показатель К степени множителя нормали- разряд в сторону старшего разряда, а код зации получается меньшим или равным нуостатка записывается в регистр 1 делимо- лю, т.е, КО, на выходе второго го. Одновременно по спаду второго такто- коммутатора 12 формируется нулевой код, вого импульса с выхода элемента И 19 25 сдвигакодаделителянепроиэводитсяикод (фиг. 2, а) код на выходе счетчика 16 циклов делителя с выхода регистра 2 делителя чеуменьшается еще на единицу, Так проис- рез первый коммутатор 10 и блок 11 преобходит формирование и запись второй циф- разования кода делителя поступает на ры частного, второй информационный вход первого сумАналогичным образом происходит вы матора 4 безсмещения. На выходетретьегочисление и запись последующих цифр част- .сумматора 20 формируется код постояннойного. При вычислении очередной цифры . устройства-с, определяющий число цикловчастного код.на выходе счетчика 16 циклов определения цифр дробной части частного.уменьшается на единицу и определяет ос- Данный код записывается в счетчик 16 циктавшееся количество циклов, которое необ- . 35 лов, Операция вычисления цифр частного ходимо произвести для вычисления. осуществляется в соответствии с алгоритчастного. При выполнении Я;-го цикла вы- мом деления, и время выполнения деления числения цифры частного по спаду я такто- определяется зависимостьюваго импульса с выхода элемента И 19 вмладший разряд регистра 3 частного эапи. дед А/В = Стакт с.сывается последняя цифра частного, на выходе счетчика 16 циклов устанавливается Если в данном случае требуется частное нулевой код, который поступает на входы вычислитьсточностьюдо целой части;т,е.дешифратора 17 нуля. Нулевой код на вхо- с= О, то на выходе третьего сумматора 20 дах дешифратора 17 нуля Формирует на 4 после нормализации кода делителя сохраего выходе сигнал логического нуля (фиг няется нулевой код, который записывается 2, в), который поступает на второй вход в счетчик 16 циклов. На выходедешифратоэлемента И 19 и запрещает прохождениера 17 нуля сохраняется сигнал логического тактовыхимпульсов с выхода генератора нуля, блокирующий выполнение циклов оп тактовых импульсов на выход элемента ределения цифр частного, На выходах реги- И 19 (фиг. 2, а), Процесс определения цифр 50 стра 3 частного сохраняется нулевой код.частного и операция деления двух двоич- соответствующий величине частного, ных чисел на этом заканчивается, На выхо- Здесь рассматривается операция деледах регистра 3 частного оказывается ния модулей двоичных чисел - знаки дели- записанным код частйого, содержащий це-,мого и делителя в процессе деления не лую и дробную часть, "5 используются, Знак частного может бытьВремя выполнения операции. деления определен, например, в результате сравнедвух двоичных чисел определяется зависи- ния логических сигналов знаков делимого и мостью делителя на элементе ИСКЛЮЧАЮЩЕЕИЛИ 6 и записан в триггер знака частного1783520 16 15одновременно с записью кодов делимого и делителя соответственно в регистр 1.делимого и регистр 2 делителя. Формула изобретения 5 Устройство для деления двоичных чисел, содержащее регистры делимого и част, ного, два сумматора, два блока вычисления логарифмов, два коммутатора, блок преобразованйя кода делителя, элемент НЕ, эле мент ИСКЛЮЧАЮЩЕЕ ИЛИ и блокуправления. содержащий генератор тактовыхймпуслсьсов; элемент И, счетчик циклов и дватригсгеа, при этом выходы разрядов с пеРвсого псо(п+1)-йрсегистра делимогосоеди нены с первыми информсацианными входами разрядов с второго по (и+2)-й первого сумматора, первый информационный вход первого разряда которого соедйнен с входом логическогойуая устройства, выход 20 суммы первого сумматора соединен"с ин-формационным входсомс-ретйстра дселймога;выходы первого и второго блоков вычисле. ния логарифмов соЕдйнейы с персвым"и вторым информацибннйми входами"йервых 25 К-разрядов второго сумматора (где К - пока затель степени множителя нормализации),вход переноса которого соединей с входом логИчеСкой сединицы устройства, выход ре-гисстсра "делителя соединен:с входом второго З 0 блокавычисления логарифмов информационным входом первого коммутатора,выходкоторого соединен с информационным входом блока преобразованиякода делителя; выходы которого"соединеныс-вторыми ин- З 5 формационными входами первых и+1 разрядов первого сумматора,вход переноса и второй информационный вход (и+2)-го раз.ряда которого соединены с управляющим входом блока преобразованиякодаделите ля и выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый вход которого соединен с выходом первого триггера и синхровходом второго трйггера, инверсный выход которого соединен с информационным входом первого триггера, синхровход которого соединен с синхровходами регистров частного и делимбго;с счетным входом счетчика циклов и выходом элемента И, первый вход которого соединен с выходом генератора тактовых импульсов, информационный вход второго триггера соединен с входом логиче-, ской единицы устройства, выход знакового разряда первого сумматора соединен с входом элемента НЕ, отл и ч а ю ще е с я тем, что, с целью повышения быстродействия, в блок управления введены третий сумматор и дешифратор нуля, выход которого соеди-:нен с вторым входом элемента И, первый и второй информационные входы (К+ 1)-х разрядов вторсого сумматора соединены с входамилогических нуля и единицы устройства соответственно; выходы К-разрядов суммы второго сумматора соединены с информационными"входами второго коммутатора, управляющий вход которого соединен с выходом знакового разряда второго сумматора, выход, второго коммутатора соединен с управляющим входом первого коммутатора и первым информационным входам третье- го сумматора, второй информационныйвход которогб соединен с входом константы устройства, выход суммы третьего сумматора соединен с установочным входом счетчика циклов; выходы которого соединены с входаМи дешифратора нуля, выход элемента НЕ соединен с информационным входом регистра частного, выход младшего разряда которого соединен с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ,