Цифровой интегратор

(19) (11) 6 Р 76 ПИСАНИЕ ИЗОБРЕТЕ ЕЛЬСТВ К АВТОРСКОМУ С ент НЕ блока квантования соединен спервым входом четвертого элемента И элелока ента еди раичерлока ый в орого соединены с и оответственно пятог ентов И блока квант торого элемента И б соединен с первым элемента ИЛИ блока )ход которого соеди ом первого триггера ния, выход третьего 1 ходы кот входами с того элем ство СССР4, 982.во СССР64, 1983. шес ания а кв выход антованипервогвания,вым вхо ходо нен квант с нул квантова элемента И блока квантования соединен с единичным входом второго триггера блока квантования, единичныйвыход которого соединен с вторымивходами пятого и шестого элементовИ блока квантования, а.нулевой входподключен к выходу второго элементаИЛИ блока квантования, первьпЧ входкоторого соединен с выходом четвертого элемента И блока квантования,масштабный блок содержит триггер,элемент И положительных приращений,элемент И отрицательных приращенийи два элемента ИЛИ, причем выход элемента И положительных приращениймасштабного блока соединен с первымвходом первого элемента ИЛИ масштабного блока, выход элемента И отрицательных приращений масштабного блока соединен с единичным входом триггера масштабного блока, единичный,выход которого подключен к второмувходу первого элемента ИЛИ масштабного блока, а нулевой вход подключенк выходу второго элемента ИЛИ масштабного блока, выход первого элемента ГОСУДАРСТВ:ННЬЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(72) В.ф. Гузик и И.М, Криворучко (71) Таганрогский радиотехнический институт им, В.Д. Калмыкова (53) 681.32(088.8)(54)(57) 1, ЦИФРОВОЙ ИНТЕГРАТОР, содержащий масштабный блок, сумматор подынтегральной функции, основ" ной регистр подынтегральной Функциию первый элемент задержки, первый эле" мент ИЛИ, блок умножения, сумматор остатка интеграла, основной регистр остатка интеграла, второй элемент задержки, второй элемент ИЛИ, блок квантования, первый и второй блоки коммутации, третий элемент задержки, первьп, второй, третий счетчики по модулю Й, группу элементов задержки и блок сравнения, причем блок квантования содержит два триггера, два элемента задержки, семь элементов И два элемента ИЛИ и два элемента НЕ, выход первого элемента задержки блока квантования соединен непосредственно с первым входом первого элемента И блока квантования и через первый элемент НЕ блока квантования с первым входом второго элемента И блока квантования, выход первого элемента задержки подключен к входу второго элемента задержки блока квантования, выход которого соединен с первым входом третьего элемента И блока квантования и через второй элеквантования, выход первого И блока квантования соедин ичным входом первого тригг квантования, нулевой и еди: и-М +1+К =М +МВ получившееся выражение подставим значение Ииз выражения (8), тогда=й .М - М +а-.-) .сд пер 2 пер 1Переходя от выражения для чисел к выражению для их остатков по модулю, получаем О В-Ъ Н 1 вьЗДЩюааН-Н1-) Эо 11,-Ц4(вопд) = (о 1-и)(до)ф (Ис 2 перд Ипер 1воо ЫЦ(щос с )ЗОПолучившееся выражение позволит производить контроль выполнения общей операции (1) в случае, если д Х=-1.%Контроль достоверности функционирования цифрового интегратора в этом35 случае производится также, как и: в первом случае, когда д 1, Х=+1, за тем исключением, что счетчик 14 устанавливается в исходное состояние, равное И-и)(шод с), и стробируюф 40 щие сигналы в каждом такте подключают последовательно в течение такта к вычитающему входу этого счетчика соответствующий разряд значения45 переноса Ип,о, сумматора 2 через элементы И 98 и ИЛИ 97, а к суммирующему входу этого счетчика - соответствующие разряды значений переноса И д и суммы Исд сумматора 8 через элементы И 105 и 106, открытые еди 50 ничным сигналом с входа 64 (через этот вход в блок 13 поступает приращение ь 1 Х, равное "-1"), и через элемент ИЛЙ 104. Элементы И 99, 100, 101 закрываются, так как элемент И 99 открывается единичным сигналом с выхода элемента ИЛИ-НЕ 102 лишь при д 1,Х=О, элемент И 100 открывается едияичным сигналом с входа 64 лишь при дХ=+1, а элемент И 10 открывается единичным сигналом с выхода элемента НЕ 103 при ЛАЯХ=+ или д 1,Х=О, а в рассматриваемом случае ь Х=-1 и на вход элемента НЕ 103 поступает единичный сигнал. Кроме того, единичный сигнал с входа 64 откроет элемент И 110, на другой вход которого через вход 66 поступает значение Яо(., и в отличие от первого случая, когда. Ь 1,Х=+1, счетчик 7 подсчитывает по модулю Й количество единиц не только в приращении подинтегральной функции а 1,У (как это было прил,Х=+1), которое поступает в блок 13 через вход 57, но и остаток интеграла Яр(,1, который поступает через вход 66 и через открытый элемент И 110, реализуя тем самым выражение (2 Я (1, 11 -41,У)(шс 1 д), причем реализация разности 2.ЯФА 11 -а%У производится в каждом такте с помощью элементов И 108, 113 и элементов НЕ 11 и 112. При этом, если в д-ом такте д-й разряд остатка интеграла Я (равен нулю, а .-й разряд приращения 4 У равен единице, то на первых входах элементов И 108 и 109 будут нулевые сигналы, а на выходе элемента НЕ 112 - единичный сигнал, который с входа 65 пропустит в д-омтакте единицу д-го разряда приращения д 1,У на вычитающий вход счетчика 17, реализуя выражение 2 Я -Л (,. =20 - 1=-1. Если в д-ом тактеК 1=единица будет в д-ом разряде Я о(%-11 и в д-ом разряде д 1, У, то на выходе элемента НЕ 112 будет нулевой сигнал, который закроет элемент И 113, на выходе элемента НЕ 111 - нулевой сигнал, который закроет элемент И 109, а на первый вход элемента И 108 поступает с выхода элемента И 110 единичный сигнал и стробирующий сигнал с входа 65 пропустит в д-ом такте единицу на суммирующий вход счетчика 17, реализуя выражение 2 Яо(11-41,У=21-1=+1, Если вд-ом такте в д-ом разряде Яо(кбудет единица, а в д-ом разряде д,У нуль, то на выходе элемента НЕ 112 будет нулевой сигнал, который закроет элемент И 113, а на выходе элемента НЕ 111 - единичный сигнал, который откроет элемент И 109. Так как на первые входы элементов И 108 и 109 поступает единичный сиг17 . 1171нал с выхода элемента И 110 (таккак д-й разряд Б ,) равен единице),то стробирующие сигналы с входа 65в -ом такте пропустят последователь.но две единицы соответственно черезэлементы И 109 и 108, через элемент. ИЛИ 107 и выход 69 на суммирующийвход счетчика 17, реализуя выражение28() -дку=2 1-0=2, Если в1-ом такте в -ых разрядах величин 1 ОВр(, м) 3 ), У будут нули то на входсчетчйка 17 в д-ом такте ничего непоступит. Во всем остальном контрольдостоверности функционирования цифрового интегратора при д 1,Х=-1 проводится аналогично первому случаю, когда д 1,Х равно "+1 воВ третьем случае д 1, Х=О, тогдаконтролируемая операция (1) распадается на две операции: вычисление 20нового значения подынтегральнойфункции У 1 м=у(1, ) ед),У; передача информации в регистре 12 остатка интеграла 8 м, =Б, (1, ),В соответствии с выражением (3) 25запишем(М-) 5 о(1 сд 1, ( ( С+ пеР+ сг )+( )Переходя от выражения для чисел к выражению для их остатков по модулю, получаем 1)о.т(М+М )тоо дфтодй)-(М )тоддтодМю(Р-(М,Мт,оМ )тоод)тодд 1,откудао. )01.4(мо )тм)1 т") Мм=а-(м,н.н)-аа .а а ),. Полученное выражение позволяет производить контроль выполнения общей операции 1 в случае, если ДХ=О, 50Контроль за достоверностью функционирования интегратора в этом слу- . чае производится так же, как и в Нервом случае (когда д 1,Х=+1), за тем исключением, что в каждом такте к 55 вычитающему входу счетчика 14 вместо значений заперт 1 Ясги 1 перм блок 13подключает значения 1 м 1 см м 1 се и 1 м 1 перм м) 789 18 т.е, при д мХ=О вместо Х значения переноса Иперг с выхода переноса сум)матора 8, подаваемого через элемент И 100 при д 1 Х=+1, подается в каждом такте тем же стробирующим сигналом значение 11 см с выхода суммы сумматора 2 через вход 59 и элемент И 99, открытый единичным сигналом с выхода элемента ИЛИ-НЕ 102, на входы которого при дмм Х=О поступают нулевые сигналы (единичные сигналы поступают на входы элемента ИЛИ-НЕ 102 лишь при дХ=1 или д Х=-1). Контроль за достоверностью функционирования при 41 мХ=О проводится аналогично первому .случаю, когда дммХ равно "+ 1",Причем в конце каждой итерации навход 74 блока 16 сравнения поступаетчерез вход 42 цифрового интеграторасигнал конца итерации, который разрешает сравнение значения счетчика 14по модулю д со значением счетчика17 по модулю й. Если по окончанииитерации значение счетчика 14, поступающее с единичных выходов этогосчетчика на входы 72 блока 16 сравнения, совпадает со значением счетчика 17, поступающим с единичных входовэтого счетчика на входы 73 блока 16,то на выходе элементов ИСКЧИЧАЮ 1 ЕЕИЛИ 117 блока 16 будут нулевые сигналы и, следовательно, на выходе элемента ИЛИ 118 тоже будет нулевой сигнал, соответственно на выходе элемента НЕ 120 будет единичный сигнал, который откроет элемент И 121В результате сигнал конца итерации пройдес входа 42 цифрового интегратора че)рез вход 74 блока 16 и через открытый элемент И 121 на выход 76 блока16 и поступит в блок 10 квантования1 через вход 54 для выделения нового значения квантованного приращенияинтеграла, вычисленного в данной итерации, а также поступит на входысинхронизации 0-триггеров 28 для записи по окончанию суммарной контрольной характеристики значения подынтегральной функции и остатка интеграла 01, )+ Бр(м, м, вычисленной счетчиком 18,Если по окончании итерации значение счетчика 14 не совпадает со значением счетчика 17, что свидетельствует об искажении информации при вы. числениях или при хранении и передаче в регистрах, то на выходах соответствующих элементов ИСКЛЮЧАК)1)1 ЕЕ19 1171 ИЛИ 117 блока 16 появятся единичные сигналы и, следовательно, на выходе элемента ИЛИ 118 тоже появится единичный сигнал, В результате по окончании итерации сигнал равенства кодов на выходе 76 блока 16 не появится и в блоке 1 О квантования в триггерах 86 и 91 останется значение квантованного приращения интеграла, вьщеленное в предыдущей итерации, 10 т.е, в итерации, предшествующей той, в которой произошел сбой, а в 0"триггерах 28 останется значение суммарной контрольной характеристикИ подынтегральной функции и остатка ин теграла, вычисленных в предыдущей итерации и занесенных соответственно в регистр 22 подынтегральной Функции 22 и регистр 26 остатка интеграла. Так как элемент И 119 открыт, то сигнал конца итерации пройдет с входа 42 цифрового интегратора через вход 74 блока 16, через открытый элемент И 119 и поступит через выход 75 на выход 45 контроля цифрового интегра тора как сигнал сбоя. Причем элементы И 119 в.блоках 16 сравнения цифровых интеграторов выполнены по схеме с открытым коллектором и в цифровой интегрирующей структуре выходе 45 контроля, соединенные с выходами этих элементов И 119 блоков 16, всех цифровых интеграторов объединены и соединены с входом центрального устройства управления интегрирующей35 структуры, поэтому сигнал сбоя с выхода 45 данного цифрового интегратора поступит в центральное устройство управления интегрирующей структуры, которое выдаст по этому сигналу сбоя 40 на входы 43 цифровых интеграторов сигнал повторного счета длительность одной итерации.В результате элементы И 23, 27 и 29 первой группы откроются, а элементы И 20, 24 и 31 второй группы закроются, так как на выходе элемента НЕ 32 будет нулевой сигнал, и в течение одной итерации проведется повторение предыдущей итерации, в кото рой произошел сбой. При этом в течение этой повторной итерации на входы сумматоров 2 и 8 поступят соответственно из регистров 22 и 26 через соответствующие открытые элементы 55 И 23 и 27 и элементы ИЛИ 21 и 25 значения подынтегральной функции и остатка интеграла, вычисленные двумя 789 20итерациями ранее и записанные в предыдущей итерации, а на выход 44 приращений интеграла цифрового интегратора вьдается с выхода 56 блока 10 квантования значение квантованногоинтеграла, также вычисленное двумяитерациями ранее и оставленное в предыдущей итерации по сигналу сбоя безизменения, Кроме того, по сигналуповторного счета к информационнымвходам счетчика 17 подключаются через элементы ИЛИ 30 и через открытые элементы И 29 единичные выходыР-триггеров 28 и по сигналу текущейустановки, поступающему с выхода элемента 5 задержки, в счетчик 17 заносится значение с единичных выходов0-триггеров 28 в качестве начальногозначения суммарной контрольной характеристики,подынтегральной функции иостатка интеграла, вычисленное такжедвумя итерациями ранее и соответствующее той подынтегральной функции и%тому остатку интеграла, которые вэтой повторной итерации поступаютна входы сумматоров 2 и 8 с выходоврегистров 22 и 26 соответственно.1Таким образом, в течение этойповторной итерации выполняются вычисления, повторяющие предыдущуюитерацию, в которой произошел сбой,и если по окончании итерации значения, вычисленные в счетчике 14 помодулю Й и в счетчике 17 по модулюсовпадут, то блок 16 сравнения навыход 45 цифрового интегратора сигнал сбоя не выдаст, т.е. сбой устранится, поступление сигнала повторного счета на вход 43 цифрового интегратора прекратится, а на выходе6 блока 16 по сигналу конца итерации появится сигнал равенства кодови вычисления продолжается. Еслипри повторном счете блок 16 сравнения выдаст на выход 45 цифрового интегратора сигнал сбоя, то он такжепоступит в центральное устройствоуправления ЦИС, которое выдаст поэтому сигналу сбоя на входы 43 цифровых интеграторов еще один сигналповторного счета длительностью одной итерации. Если и в этом случаевычисления производятся. неверно иблок 16 сравнения снова выдает сиг"нал сбоя, то эта неисправность квалифицируется как отказ и решение останавливается до устранения неисправности, 1171789"Па г, Уж ул. Проектная, 4 иал ВНИИПИ Госуда по делам и13035, Москва,орректор В. ГирнякИЛИ масштабного блока соединен с первым входом сумматора подынтегральнойфункции, выход переноса которого соединен через первый элемент задержкис вторым входом сумматора подынтегральной функции, а выход суммы соединен с первым входом блока умноженияи с первым входом первого элементаИЛИ, второй вход которого соединенс первым выходом первого блока коммутации, а выход соединен с информационным входом основного регистраподынтегральной функции, выход блокаумножения соединен с первым входомсумматора остатка интеграла, выходпереноса которого соединен через второй элемент задержки с вторым входомсумматора остатка интеграла, а выходсуммы соединен с входом первого элемента задержки блока квантования ипервым входом седьмого элемента Иблока квантовапия, выход которогосоединен с первым входом второго элемента. ИЛИ, второй вход которого.соединен с вторым выходом первого блокакоммутации, а выход второго элементаИЛИ соединен с информационным входомосновного регистра остатка интеграла,первь 1 й, второй третий, четвертый,пятьй, шестой и седьмой входы второго блока коммутации соединены соответственно с выходо, первого элемента ИЛИ масштабного блока, с выходомпереноса сумматора подынтегральнойфункции, с выходом суммы сумматораподынтегральной функции, с выходомпервого элемента ИЛИ, с выходом переноса сумматора остатка интеграла, свыходом суммы сумматора остатка интеграла, с выходом второго элементаИЛИ, а первый и второй выходы второго блока коммутации соединены соответственно с вычитающим и суммирующим входами первого счетчика по модулю й, первый установочный вход которсго соединен с выходом третьегоэлемента задержки, а выходы первогосчетчика по модулю с 1 соединены спервой группой входов блока сравнения, вторая группа входов которогосоединена с выходами второго счетчика по модулю с 1, суммирующий и вычитающий входы которого соединены соответственно с третьим и четвертым выходами второго блока коммутации, пятый выход которого подключен к вычитающему входу третьего счетчика помодулю Й, вход управления записью(счетом) второго и первый установоч-, ный вход третьего счетчиков по модулю с 1 соединены с выходом третьегоэлемента задержки, а выходы третьего счетчика по модулю Й соединены с входами элементов задержки группы, первые входы элемента И положительных приращений и элемента И отрицательных приращений масштабного блока подключены к входам соответственно положительных и отрицательных приращений подынтегральной функции цифрового интегратора, вторые входы элемента И положительных приращений и элемента И отрицательных приращений масштабного блока соединены с входом масштабного сигнала цифрового интегратора, первый, второй и третий входы первого блока коммутации соединены соответственно с входом выбора номера цифрового интегратора., с входом начального значения подынтегральной.функции и входом начального значения остатка интеграла цифрового интеграла, второй вход блока умножения, восьмой вход второго блока коммутации и второй установочный вход первого счетчика по модулю Й соединены с входом приращения переменной интегрирования цифрового интегратора, второй вход седьмого элемента И блока квантования подключен к входу сигнала выделения остатка интеграла цифрового интегратора, а девятый вход вто" рого блока коммутации соединен с входом стробирующих сигналов цифрового интегратора, первый вход второго элемента ИЛИ масштабного блока, вторые входы первого и второго элементов ИЛИ блока квантования, входы установ.ки О" основного регистра подынтегральной функции., основного регистра остатка интеграла, первого и второго счетчиков по модулю Й и второй установочный вход третьего счетчика по модулю Й соединены с входом сброса цифрового интегратора, второй вход второго элемента ИЛИ масштабного блока, вход третьего элемента задержки и управляющий вход блока сравнения соединены с входом конца итерации цифрового интегратора, выходы пятого и шестого элементов И блокаквантования соединены соответственно с выходами положительных и отрицательных приращений цифрового интегратора, а выход неравенства кодов блока сравнения подключен к выхо.ду контроля цифрового интегратора, о т л и ч а ю щ и й с я тем, что, с целью повышения надежности путем обеспечения возможности устранения обнаруживаемых сбоев, в него введены резервный регистр подынтегральной функции, резервный регистр остатка .интеграла, третий и четвертый элементы ИЛИ, четыре элемента И, группа Р-триггеров, две группы элементов И, группа элементов ИЛИ и элемент НЕ, причем выход основного регистра подынтегральной функции соединен с входом первого элемента И, выход которого соединен с первым входом третьего элемента ИЛИ, выход которого соединен с третьим входом сум-. матора подынтегральной функции и с информационным входом резервного регистра подынтегральной функции, выход которого соединен с входом второго элемента И, выход которого соединен с вторым входом третьего эле-мента ИЛИ, выход основного регистра :остатка интеграла соединен с входом третьего элемента И, выход которого соединен с первым входом четвертого элемента ИЛИ, выход которого соединен с третьим входом сумматора остатка интеграла, с десятым входом второго блока коммутации и с информационным входом резервного регистра остатка интеграла, выход которого соединен с входом четвертого элемента И, выход которого соединен с вторым входом четвертого элемента ИЛИ, выходы третьего счетчика по модулю д соединены с информационными входами Р-триггеров группы, единичные выходы которых соединены с первыми входами элементов И первой группы, выходы которых соединены с первыми входами элементов ИЛИ группы, вторые входы которых соединены с выходами элементов И второй группы, первые входы которых соединены с выходами элементов задержки группы, а выходы элементов ИЛИ группы соединены с информационными входами второго счетчика по модулю Й, второй вход первого элемента И, второй вход третьего элемента И и вторые входы каждого элемента И второй группы соединены с выходом элемента НЕ, выход сигнала равенства кодов блока сравнения соединен с входом синхронизации каждого Р-триггера группы и с вторыми входами первого, второго, третьего и четвертого элементов И блока квантования, входы установки "Орезервного регистра подынтегральнойфункции и резервного регистраостатка интеграла, а также входы установок "О" каждого Р-триггера группы соединены с входом сброса цифрового интегратора, второйвход второго элемента И, второй входчетвертого элемента И, вторые входыкаждого элемента И первой группыи вход элемента НЕ соединены с входом повторного счета цифрового интегратора,2. Интегратор по и. 1, о т л и -ч а ю щ и й с я тем, что второй блоккоммутации содержит элемент ИЛИ-НЕ,двенадцать элементов И, четыре элемента ИЛИ, три элемента НЕ, причемвыходы первого, второго, третьего нчетвертого элементов И соединены спервым, вторым третьим и четвертымвходами первого элемента ИПИ соответственно, выход которого соединен спервым выходом блока, первые входывторого и четвертого элементов Исоединены соответственно с выходомэлемента ИЛИ-НЕ и с выходом первогоэлемента НЕ, выходы пятого и шестогоэлементов И соединены с первым и вто"рым входами второго элемента ИЛИсоответственно, выход которого подключен к второму выходу блока, выходыседьмого и восьмого элементов И соединены с первым и вторым входамитретьего элемента ИЛИ соответственно,выход которого соединен с третьимвыходом блока, выход девятого элемента И соединен с первым входом седь.мого элемента И и с первым входомвосьмого элемента И, второй вход которого соединен с выходом второго элемента НЕ, выход девятого элемента Исоединен через третий элемент НЕ спервым входом десятого элемента И,выход которого соецинен с четвертымвыходом блока, выходы одиннадцатогои двенадцатого элементов И соединеныс первым и вторым входами четвертогоэлемента ИЛИ соответственно, выход .которого соединен. с пятым выходомблока, вход второго элемента НЕ ивторой вход десятого элемента И соединены с первым входом блока, второй вход блока подключен к первому входу первого элемента И, третий вход блока соединен с вторым входом второгоэлемента И, четвертый вход блока сое"1171789 динен с первым входом одиннадцатогоэлемента И, первый вход третьегоэлемента И и первый вход пятого элемента И соединены с пятым входом блока, шестой вход блока соединен свторым входом четвертого элемента Ии первым входом шестого элемента И,седьмой вход блока соединен с первымвходом двенадцатого элемента И, восьмой вход блока соединен с вторымивходами третьего, пятого и шестого Изобретение относится к области вычислительной техники и предназначено для использования в циФровых интегрирующих структурах (ЦИС).Целью изобретения является повы 5 шение надежности интегратора путем обеспечения возможности устранения обнаруживаемых сбоев.На фиг. 1 представлена функциональная схема предлагаемого циФрового интегратора; на фиг, 2 - блоксхема масштабного блока; на фиг.З - то же, блока квантования; на фиг. 4 - то же., второго блокакоммутации; на фиг, 5 - то же, блока15 сравнения.В состав цифрового интегратора (фиг. 1) входят масштабный блок 1, сумматор 2 подынтегральной функции 2, первый элемент 3 задержки, блок 4 умножения, первый элемент ИЛИ 5, первый блок 6 коммутации, основной регистр 7 подынтегральной функции, сумматор 8 остатка интеграла, второй элемент 9 задержки, блок 10 квантования, второй элемент ИЛИ 1, основной регистр 12 остатка интеграла, второй блок 13 коммутации, первый счетчик 14 по модулю й, третий элемент 15 задержки, блок 16 сравнения, второй счетчик 17 по модулю Й, третий счетчик 18 по модулю й, группа элементов 19 задержки, первый элемент И 20, третий элемент ИЛИ 21, резервный регистр 22 подынтегральной функции, второй элемент И 23, третийЭ 5 элемент И 24, четвертый элемент ИЛИ 25, резервный регистр 26 остатка интеграла, четвертый элемент элементов И, с первым входом девятого элемента И, входом первого элемента НЕ, первым и вторым входами элемента ИЛИ-НЕ, девятый вход блока соединен с третьими входами второго,третьего, четвертого, пятого, шестого, восьмого и десятого элементовИ и с вторыми входами первого, седьмого, одиннадцатого и двенадцатого элементов И,адесятый вход блока подключен квторому входудевятого элементаИ. И 27, группа 0-триггеров 28, первая группа элементов И 29, группа элементов ИЛИ 30, вторая группа элементов И 31, элемент НЕ 32, вход 33 приращений подынтегральной функции цифрового интегратора, вход 34 масштабного сигнала цифрового интегратора, вход 35 выбора номера цифрового интегратора, вход 36 начального значения подынтегральной функции цифрово" го интегратора, вход 37 начального значения остатка интеграла цифрового интегратора, вход 38 приращений переф менной интегрирования цифрового интегратора, вход 39 сигнала выделения остатка интеграла, вход 40 стробирующих сигналов цифрового интегратора, вход 41 сброса цифрового интегратора, вход 42 конца итерации цифрового интегратора, вход 43 повторного счета цифрового интегратора, выход 44 приращений интеграла цифрового интегратора и выход 45 контроля цифрового интегратора, Кроме того, устройство содержит первый 46, второй 47, третий 48 и четвертый 49 входы масштабного блока 1, выход 50 масштабного блока 1, первый 51, второй 52, третий 53 и четвертый 54 входы блока квантования, первый 55 и второй 56 выходы блока квантования, первый " десятый входы 57-66 второго блока коммутации, первый 67, второй 68, третий 69, четвертый 70 и пятый 71 выходы второго блока 13 коммутации, первую группу 72 входов блока 16 сравнения, вторую группу 73 входов блока 16 сравнения, управляющий вход 74 блока 16 сравнения, вы71789 4гистр 7 подынтегральной функции, ре"гистр 12, первый счетчик 14 по модулю Й, второй счетчик 17 по модулю Йрегистр 22, регистр 26, 0-триггеры 28а также, пройдя через третий вход 48масштабного блока 1 и через элементИЛИ 81, устанавливает в нулевое состояние триггер 79, а пройдя через третий вход 53 блока 10 квантования и10 через элементы ИЛИ 87 и 92, устанавливает в нулевое состояние соответственно триггеры 86 и 91. Кроме того,этот сигнал устанавливает третийсчетчик 18 по модулю д в исходное сос 15 тояние, равное (д),20 В состав второго блока 13 коммутации (фиг.4) входят первый элемент ИЛИ 97, первый элемент И 98, второй элемент И 99, третий элемент И 100, четвертый элемент И 101, элемент ИЛИ-НЕ 102, первый элемент НЕ 103, второй элемент ИЛИ 104, пятый.элемент И 105, шестой элемент И 106, третий элемент ИЛИ 107, седьмой элемент И 108, восьмой элемент И 109 девятый элемент И 110 второй элемент НЕ 111, третий элемент НЕ 112, десятый элемент И 113, четвертый элемент ИЛИ 114, одиннадцатый эле мент И 115, двенадцатый элемент И 116.В состав блока 16 сравнения (фиг, 5) входят группа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 117, элемент ИЛИ 118, 40 первый элемент И 119, элемент НЕ 120, второй элемент И 121.В состав первого блока 6 коммутации входят два элемента И, первые входы которых соединены с пер вым входом блока 6 коммутации, второй вход одного из элементов И соединен с вторым входом блока 6 коммутации, а второй вход другого элемента И соединен с третьим входом 50 блока 6 коммутации, выходы этих двух элементов И являются выходами блока 6 коммутации.Перед началом работы подачей сигнала через вход 41 производится установка цифрового интегратора в исходное положение, при этом сигнал устанавливает в нулевое состояние ре 3 11 ход 75 сигнала неравенства кодов и выход 76 сигнала равенства кодов . блока 16 сравнения.В состав масштабного блока 1 (фиг. 2) входят первый элемент ИЛИ 77, элемент 78 положительных приращений, триггер 79, элемент И 80 отрицательных приращений, второй элемент ИЛИ 81.В состав блока 10 квантования (фиг. 3) входят первый элемент 82 за. держки, второй. элемент 83 задержки, первый элемент НЕ 84, первый элемент И 85, первый триггер 86, пер-вый элемент ИЛИ 87, второй элемент И 88, второй элемент НЕ 89, третий элемент И 90, второй триггер 91, вто рой элемент ИЛИ 92, четвертый элемент И 93, пятый элемент И 94, шестой элемент И 95, седьмой элемент И 96. Затем производится ввод начальных . данных. При этом через вход 35 выбора номера цифрового интегратора на вход первого блока 6 коммутации, состоящего из двух элементов И, подается разрешающий сигнал длительностью одной итерации, который открывает элементы И и разрешает подачу через вхдды 36 и 37 и через первый блок 6 ком" мутации соответственно начальных значений подынтегральной функции и остатка интеграла, которые с первого и второго выходов блока 6 коммутации поступают соответственно через элементы ИЛИ 5 и.11 и заносятся в регистр 7 подынтегральнойфункции 7 и регистр 12 остатка интеграла, Одновременно начальные значения подынтегральной функции и остатка интеграла поступают соответственно с выхода элементов ИЛИ 5 и 11 через четвертый 60 и седьмой 63 входы второго блока 13 коммутации соответственно на вход элементов ИЛИ 15 и 116, на вторые входы которых в каждом такте поступают через вход 40 цифрового интегратора и через вход 65 второго блока 13 коммутации стробирующие сигналы, подключающие последовательно в течение такта через одиннадцатый И 115 и двенадцатый И 116 элементы, через элемент ИЛИ 114 и через выход 71 бло. ка 13 к входу третьего счетчика 18 по модулю с 1 соответствующие разряды значений подынтегральной функции и остатка интеграла, и счетчик 18 подсчитывает по модулю О количество единиц в этих величинах, вычисляя тем самым суммарную контрольную характеристику подынтегральной функции и остатка интеграла.После ввода начальных данных начинается процесс вычисления. При этомна входы 33 и 38 цифрового интегратора в каждой итерации подаются одноразрядные приращения д 1, У и л 1,Х подынтегральной функции и переменной интегрирования соответственно, которые представляются в тернарной системе кодирования, т.е. принимают Х значения "+1", "0" и "-1" и передаются по двум каналам в виде постояни н ных сигналов, соответствующих +1 или "-1", Приращения подынтегральной функции а 1,У с входа 33 цифрового интегратора поступают через вход 46 в масштабный блок 1, где производится их масштабирование, которое выполняется следующим образом, Если приращения В 1, У принимают значение "+1" то постоянный сигнал, соответствующий этому значению, в каждой итерации поступает через вход 46 на вход элемента И 78, на другой вход которого поступает в каждой итерации из центрального устройства управления ЦИС через вход 47 в виде импульса масштабный сигнал, соответствующий кванту подынтегральной функции т.е, младшему разряду подынтеграль,ой функции, В результате на выходе элемента И 78 появится импульс, соот.:етствующий единице в п-ом разряде ,одь 1 нтегральной функции, т.е. соотгетствующий единице в младшем разряде данной подынтегральной функции, и поступившее положительное одноразрядное приращение подынтегральной функции, представленное в тернарной системе кодирования, переводится в последовательный код, приведенный к масштабу данной подынтегральной функции, который с выхода элемента И 78 поступит через элемент ИЛИ 77 на выход 50 с масштабного блока 1. Если приращение й 1,У окажется отрицательным, то постоянный сигнап, соответствующий "-1", поступает через вход 46 на вход элемента И 80 и тогда масштабный импульс, соответствующий кванту подынтегральной функции и поступивший в каждой итерации через вход 47, пройдет через этот элемент И 80 и, перебросит в единичное состояние триггер 79, который начнет выдавать со своего единичного выхода через элемент ИЛИ 77 на выход 50 масштабного блока,1 единичный сигнал, соответствующий после довательному дополнительному коду одноразрядного отрицательного приращения, приведенного к масштабу данной подынтегральной функции, По окон 5 чании итерации по последнему ее такту через вход 42 цифрового интегратора в каждой итерации поступаетсигнал ее конца, который проходитчерез вход 49 блока 1, через эле О мент ИЛИ 81 и устанавливает триггер79 в нулевое состояние, завершаятем самым выработку последовательного модифицированного дополнительногокода одноразрядного отрицательного 15 приращения, приведенного к масштабуданной подынтегральной функции, которая также представляется в цифровом интеграторе в последовательноммодифицированном дополнительном коде 20 младшими разрядами с двумя знаковымиразрядами и одним служебным, совпадающим по времени с сигналом концаитерации, который поступает в послед.нем такте каждой итерации через вход 25 42 для подготовки блоков цифровогоинтегратора к следующей итерации.Приведенное таким образом к масштабу данной подынтегральной функции ипереведенное из тернарной системы Зр кодирования в последовательный модифицированный дополнительный код приращение а У поступает с выхода 50масштабного блока 1 на вход сумматора 2, на второй вход которого через открытый элемент И. 20 (так какв процессе решения при отсутствиисбоя сигнал повторного счета на вхо-де 43 цифрового интегратора отсутствует,то на выходе элемента НЕ 32присутствует разрешающий сигнал иэлементы И 20, 24 и 31 второй группыоткроются, а элементы И 23, 27 и 29первой группы закроются и элементИЛИ 21 с выхода регистра 7 поступает значение подынтегральной функцииУ(вычисленное в предыдущей итерации (на первой итерации это начальное значение поцынтегральной функции),В цепь переноса комбинационного сум- О матора 2 включен однотактовый элемент 3 задержки, служащий для образования переноса при сложении приращения подынтегральной функции с ее текущим зггачением. В результате выполнения операции суммирования на выходе суммы сумматора 2 получается новое значение подынтегральной функцииУ= УК+1 с Угде к - номер итерации.5 10 45 50 Одновременно значение подынтегральной функции У(1, 1, вычисленное в предыдущей итерации, поступает с выхода элемента ИЛИ 21 в регистр 22. Новое значение подинтегральной функции У 1 с выхода суммы сумматора 2 поступает на вход блока 4 умножения и через элемент ИЛИ 5 на вход регист ра 7. На второй вход блока 4 умножения поступают с входа 38 цифрового интегратора одноразрядные приращения леременной интегрирования А 1,К. Результат умножения значения У 1, на приращение а Х с выхода блока 4 поступает на вход сумматора 8 остатка интеграла, на второй вход которого поступает из регистра 12 через откры тый элемент И 24 и через элемент ИЛИ 25 значение остатка интеграла Б (1, 11, вычисленное в предыдущей итерации, которое одновременно с выхода элемента ИЛИ 25 поступает в регистр 26. В цепь переноса сумматора 8 включен однотактный элемент 9 задержки, служащий для образования переноса при сложении результата умножения с текущим значением остатка интеграла. Полученное в сумматоре 8 значение неквантованного приращения интегралад Б поступает с выхода суммы этого сумматора на первый вход 51 блока 10. квантования, в котором происходит выделение нового значения остатка интеграла Б, поступающего с первого выхода 55 блока 1 О квантования через элемент ИЛИ 11 в регистр 12, и выделение квантованного приращения интеграла а 1,8, которое с второго выхода 56 блока 10 подается на выход 44 цифрового интегратора. Причем осуществляется это блоком 10 квантования следующим образом. Значение неквантованного приращения интеграла ьф 8 поступает в блок 10 через вход 51 ма вход элемента 82 задержки и на вход элемента И 96, на второй. вход которого поступает с входа 39 цифрового интегратора через вход 52 в каждой итерации сигнал вьщеления остатка интеграла дли" тельностью (и)-го такта с 1-го по (и)-ий такт (и - число тактов в итерации, а (п), (и) и и-ый такты соответствуют знаковым и служебному разрядам числа), который проводит. квантование неквантованного 15 20 25 30 35 приращения интеграла 4 8, выделяяв соответствии с алгоритмом работыцифрового интегратора с одноразрядными приращениями значение остаткаинтеграла, которое с выхода элемента И 96 поступает на первый выход55 блока 10 квантования, не пропуская знаковые разряды, которые определяют квантованное приращение интеграла и анализируются триггерами86 и 91, Выполняется это следующимобразом, Значение неквантованногоприращения интеграла а+4, поступающее на вход элемента 82 задержки,задерживается на последнем на такт(эта задержка выполняется для того,чтобы первый - старший знаковый разряд совпал по времени с сигналомконца итерации) и поступает на входэлемента И 85 и через элемент НЕ 84на вход элемента И 88, а задержавшись на один такт на элементе 83задержки (эта задержка выполняетсядля того, чтобы и второй - младшийзнаковый разряд, следующий на тактраньше старшего знакового разряда,совпал по времени с сигналом концаитерации с целью обеспечения возможности одновременного анализа обоихзнаковых разрядов), поступает навход элемента И 90 и через элементНЕ 89 на вход элемента И 93. А навторые входы элементов И 85, 88 и 90и 93 поступает при отсутствии сбоевв вычислениях цифрового интегратора в конце каждой итерации через вход54 блока 1 О с выхода 76 блока 16сравнения сигнал равенства кодов, который формируется в блоке 16 поступающим с вхола 42 сигналом конца итерации при совпадении сравниваемых вконце каждой итерации контрольных ипроверочных величин, вычисляемых счет.чиками 14 и 17, так как в этом случае, т.е. при совпадении сравниваемыхвеличин, на выходах элементов ИСКЛЮЧАКЩЕЕ ИЛИ 117 группы блока 16 присутствуют нулевые сигналы и, следовательно, на выходе элемента ИЛИ 118блока 16 тоже " нулевой сигнал,.Соот 1 ветственно на выходе элемента НЕ 120 будет единичный сигнал, который откроет элемент И 121, и сигнал конца итерации пройдет с входа 42 цифрового интегратора через вход 74 блока 16 и через открытый элемент И 121 на выход 76 в качестве сигнала равенст 1171789 10ва кодов и поступит через вход 54 бло. ка. 10 на вторые вхо)ы элементов И 85, 88, 90 и 93. В результате по этому сигналу триггеры 86 и 91 устанавливаются в состояния, соответствующие соответственно старшему и младшему знаковым разрядам, т.е. триггер 86 анализирует знак, а триггер 91 в .переполнение знакового разряда. Посколь.10 ку квантованные приращения интеграла являются одноразрядными и представля" ются в тернарной системе кодирования, то кодирование приращений осуществляется следующим образом: "01" - "+1", 15 "11" - "-1" и "ОО" - "0", т.е. по сигналу конца итерации, поступающему с входа 42 через блок 16 сравнения при отсутствии сбоев в вычислениях на вход 54 блока 10 квантования, триггер 86 блока 10 устанавливается в нулевое состояние, а триггер 91 - в единичное, и на выходе элемента И 94 появляется единичный сигнал длительностью одной итерации, соответствую щей положительному приращению интегра. ла "+1", который через выход 56 поступит на выход 44 цифрового интегратора, Если по сигналу конца итерации, проходящему через блок 16 сравнения З 0 в блок 10 квантования, в единичное состояние устанавливаются оба триггера 86 и 91, то единичный сигнал длительностью одной итерации, соответствующий отрицательному приращению интеграла "-1", появляется на выходе элемента И 95 и поступает через выход 56 также на выход 44 цифрового интегратора. Если оба триггера 86 и 91 окажутся в нулевом состоянии, то приращения на выход 44 выдаваться не будут, что соответствует значениюн н приращения интеграла, равному 0Одновременно в каждой итерации в цифровом интеграторе производится 45 ,контроль хранения и передачи кодовойинформации в регистрах 7 и 12 и контроль выполнения арифметических операций в сумматорах 3 и 8 в блоке 4.Производится этот контроль следую щим образом. Все выполняемые в интеграторе арифметические операции можно записать в виде Так как приращение переменной интегрирования д, Х может принимать значения "+1", "О", "-1" (система кодирования приращений - тернарная), то в зависимости от значения д), Х эта общая операция, подлежащая контролю, и соответственно алгоритм контроля имеют разный вид.В первом случае значение д) Х=-+1, тогдад" 5:у +д у+5 (г)(.1). (-) и контроль выполнения арифметических операций сводится к контролю суммирования трех чисел, Получаем алгоритм контроля,. При контроле по модулю д контрольная характеристика ) числа в определяется по формулегде Ы - количество единиц в кодедвоичного числа и .В соответствии с правилом, справедливым при сложении чисел в двоичной системе исчисления,где и М 1, - количество единиц в коф и ф с и п - количе во единиц в сумме и переносе.Тогдау(-) дну с 1 пер 1 фгде М и И - количество единиц вс 1 Персумме и переносе сумматора 2 подынтегральной функции; сг и мрг личество единиц в сумме и переносе сумматора 8 остатка интеграла.Подставив значение из выражения (5) в выражение (4), получаем: М +М:И +М -й +Му(М-) д 1,г сг перг з(%-1) пер Тогдаоткуда (Й 1 Му( ) 5,4 ЬуПереходя от выражения для чиселк выражению для их остатков по модулю, получаемеЕ е ЕеЕЕее)ееереефееоерЫ)-й )ерем деееЗ я : . ЕЕЕтос 1 с),1 Е.еуе).Н 1 еедерЦ( се еер 2рпере ) ееее р Ц ( рее ее ), ершПолученное выражение позволяет производить контроль выполнения общей операции (1) в случае, если лХ=+1. Перед началом выполнения каждой новой итерации (т.е, в конце предыдущей итерации) на вход элемента 15 задержки поступает с входа 42 цифрового интегратора сигнал конца итерации и, задержавшись.на полтакта на элементе 15 задержки, поступает на входы счетчиков 14, 17 и 18 для установки их в начальное состояние. При этом счетчик 14 по модулю д, реализующий правую часть контрольного выражения (6), устанавливается в состояние, зависимое от значения приращения переменной интегрирования й,Х, Так как в рассматриваемом случае д Х= +1, то счетчик 14 устанавливается в состояние (д), Счетчик 18, который вычисляет суммарную контрольную характеристику значений подынтегральной функции и остатка интеграла й(У,1+8, 1 ) также устанавливается в состояние, равное (й), а счетчик 17, реализующий левую часть контрольного выражения (6), устанавливается в начальное состояние, равное значению счетчика 18 и представляющее собой 1сумматорную контрольную характеристику подынтегральной функции и остат ка интеграла, вычисленную на предыдущей итерации перед занесением этих величин в соответствующие .регистры 7 и 12 (для первой итерациизначение счетчика 18 представляет собой суммарную контрольную характеристику начальных значений подынтегральной функции и остатка ин. теграла, которая вычисляется при вводе этих величин).При этом вычисление суммарной контрольной характеристики подынтегральной функции и остатка интеграла проводится до поступления этих величин в регистры для того чтобы обесР 1 печить контроль хранения и передачи этих величин в регистрах 7 и 12, а группа элементов 19 задержки обеспечивает задержку на полтакта параллельного кода суммарной контроль ной характеристики, вычисленнойсчетчиком 18 и поступающей с единичных выходов счетчика 18 через элементы 19 задержки группы, через открытые элементы И 31 группы (так как 10 на второй вход этих элементов И 31группы поступает при отсутствии сбояединичный сигнал с выхода элементаНЕ 32 вследствие отсутствия сигналаповторного счета на входе 43 цифро вого интегратора) и через элементыИЛИ 30 на информационные входы счетчика 17 с целью записи ее в последний в качестве начального значения,так как счетчик 18 одновременноустанавливается по этому же сигналу,поступающему с выхода элемента 15задержки, тоже в начальное состояние, но равное (о). После установки счетчиков 14, 17 и 18 в начальноесостояние, выполняемой сигналом конца итерации, начинается процесс вычисления новых значений подынтегральной функции, приращения и остаткаинтеграла в новой итерации и одновременно счетчиками 14, 17 и 18 производится вычисление контрольных ипроверочных характеристик в соответствии с контрольным выражением (6).Так как в рассматриваемом случае аХ=+1, то элементы И 105 106яри 110 второго блока 13 коммутации,на вход которых поступает с входа38 цифрового интегратора черезвход 64 единичный сигнал, при ь 1, Х=-1 40закроются. Кроме того закроется эле -рмент И 99, так как на первый еговход с выхода элемента ИЛИ-НЕ 102единичный сигнал поступает лишь втом случае, когда на входах элемента ИЛИ-НЕ отсутствуют единичныесигналы, что возможно лишь приьХ = .О, а элементы И 98, 100 и 101откроются, так как элемент И 98 открыт при любом значении д Х. ЭлементИ 100 открыт единичным сигналом, 50поступающим на второй вход его с входа 38 через вход 64 блока 13, таккак л Х=+1, а элемент И 101 открытединичным сигналом, поступающим напервый его вход с выхода элемента 55НЕ 103, так как на. его вход единичный сигнал поступает лишь прий,Х=-1, а при аХ=+1 или дХ=О навход элемента НЕ 103 поступает нуле