Устройство сопряжения асинхронных разноскоростных цифровых сигналов

(5)5 Н 04 ) 3/16 ПИСАНИЕ ИЗОБРЕТЕН одственя фор- скорос Кро ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Авторское свидетельство ССМ 1667266, 1988.(54) УСТРОЙСТВО СОПРЯЖЕНИЯ АСИНХРОННЫХ РАЗНОСКОРОСТНЫХ ЦИФРОВЫХ СИГНАЛОВ Изобретение относится к электросвязи и может быть использовано в устройствах передачи и коммутации цифровых систем связи.Известно устройство объединения цифровых сигналов передачи данных в групповой цифровой поток с целью передачи их на коммутационное поле и на станцию для скоростей передачи асинхронных до 1,2 кбит/с и синхронных до 48 кбит/с сигналов с использованием канала передачи 64 кбит/с.Недостатком этого устройства является ограниченный диапазон сопрягаемых цифровых сигналов с групповым трактом, а именно, устройство объединяет асинхронные сигналы, имеющие скорости передачи до 1,2 кбит/с, а синхронные - до 48 кбит/с.Известны также устройства для скоростей передачи асинхронных сигналов до 9,6 кбит/с и синхронных сигналов до 48 кбит/с также с использованием канала передачи 64 кбит/с,Наряду с укаэанными скоростями передачи цифровых сигналов используются модемы для скорости передачи от 48 кбит/с до 164 кбит/с, модемы для передачи 144(57) Изобретение относится к устройствам сопряжения асинхронных разноскоростныхцифровых сигналов и может быть использовано в электросвязи, Сущность изобретения; устройство содержит входные регистры, блок синхронизации, мультиплексор информационных сигналов, мультиплексор сигналов требований, блок памяти линий, первый и второй блоки памяти бит, дешифратор, первый и второй блоки памяти канала и первый и второй блоки согласования скорости. 3 табл 13 ил. ФЩкбит/с для формата 2 В + О, где В - 64кбит/с, О = 16 кбит/с, 80 кбит/с - длмата В+ О идр.Известны также устройства состью передачи 64/128/192/256 кбит/,ме того, существует задача сопряжения Ягрупповых трактовс субпервичными трактами, в частности сопряжения первичной ЦСПтактами ИКМс субпервицными трактами480 кбит/с и другими.Построение каналов и станций коммута- ОЧции на базе одинаковых(цифровых) методов (Япозволяет осуществить так называемую ин- (,Дтеграцию систем коммутации и передачи, (фисключающую необходимость разуплотне- Ония цифровых каналов на станциях коммутации и применения различных- коммутационных полей для различных скоростей передачи. Поэтому различные циф- вровые сигналы объединяются в единыйгрупповой цифровой поток, решаемыйпредлагаемым устройством, При интеграции систем коммутации и передачи станциикоммутации и каналыпб сутидела представляют собой временные цифровые системы,Взаимодействие этих систем требует соглаблок синхронизации, первый выход которотго подключен к третьему входу мультиплек 25 30 35 Таблица 1 При считывании информации из ячейки ОЗУ по 1 адресу А 2 во время первого так считывается первый информационный бит И 1, а на 1 р ячейки ОЗУ записывается потенциал "О", и т.д, Во время восьмого такта считывается бит И 8, а на 1 р ячейки ОЗУ записывается "1", В результате за восемь тактов из ячейки ОЗУ по 1 адресу А 2 последовательно считываются информационные биты с И 1 по И 8, на их место записывается КСС, т.е. нэ 1 р - "1", на 2 рр - "0".Аналогично происходит считывания и из других ячеек ОЗУ, структура передаваемого конверта в канале имеет формат 8 = И+ + Кс. При передаче информация по К каналам в каналах К) число И = 8, где И - число информационных бит, В последнем 1 канале число информационных бит и бит кода согласования скорости зависит от скорости цифрового сигнала. Вид КСС удобен для выделения информационных бит в приемнике; в котором границей между информационными битами и битами КСС является первая единица справа в последнем информационном канале.Ожидаемым положительным эффектом от использования изобретения является расширение диапазона цифровых сигналов, сопрягаемых с каналом коммутации до 2032 кбит/с; одновременное и независимое сопряжение разноскоростных асинхронных цифровых сигналов с канэламй коммутации.Формула изобретения Устройство сопряжения асинхронных разноскоростных цифровых сигналов, содержащее входные регистры, блок синхронизации, мультиплексор информационных сигналов, мультиплексор сигналов требований и дешйфратор, выходы которого соединены с первыми входами входных регйстров, вторые входы которых являются информационными входами устройства, первые выходы входных регистров соединены с первыми входами мультиплексора информационных сигналов, вторые выходы входных регистров подключены к первым входам мультиплексора сигналов требований, тактбвым входам устройства является . сора сигналов требований, о т л и ч а ю щ ее с я тем, что, с целью расширения диапазона скоростей цифровых сигналов, в него введены блок памяти линий, первый и второй блоки памяти бит, первый и второй блоки памяти канала. первый и второй блоки согласования скорости, первые входы которых соединены с первым выходом мультиплексора информационных сигналов, вторые входы первого и второго блоков согласования скорости объединены с первыми входами дешифраторэ, первого и второго блоков памяти бит и подключены к выходу мультиплексора сигналов требований, третьи входы первого и второго блоков согласования скорости соединены с выходами соответствующих первого и второго блоков 2 О памяти канала, четвертые входы первого и второго блоков согласования скорости объединены с вторым входом дешифратора, четвертыми входами мультиплексора сигналов требований и мультиплексора информационных сигналов, первыми входами первого и второго блоков памяти канала, вторыми входами первого и второго блоков памяти бит и подключены к выходу блока памяти линий, выходы первого и второго блоков памяти бит соединены с вторыми входами соответствующих первого и второго блоков памяти канала, второй выход блока синхронизации соединен с входом блока памяти линий, третий выход блока синхронизации подключен к третьим входам первых блока памяти бит и блока памяти канала и пятым выходом первого блока согласования скорости, четвертый выход блока синхронизации соединен с третьими входами4 О вторых блока памяти бит и блока памяти канала, пятым входом второго блока согласования скорости, пятый и шестой выходы блока синхронизации подключены соответственно с шестыми входами первого и второго блоков согласования скорости,выходом которых объединены и являютсявыходом устройства.1755386 Фа иищлЮЯ Ал Ю Я,1 То ФзРгд 7 оъ ФЗ,ОЛ Ал ИЗ бС Ур17553 Вб ФЗ И Из И нЫ Фз ЮЕ Ул Ул 1 Фз ИхСТр ГТТр4 У Уу 1 бвц 8 КГЦ Уиф ФЮ 14 Жк УЦ Уо 1 у А Уг о о о аоо р1 р 1 р Э 4 р Хр 3 р 7 р 8 р 1 р 2 р Юр д 5 р 5 р 7 р Рри" Ю "1" Вк 8 Гцгоерл . АЖс1755386 за О Редактор М.Петро Корректор И,М Тираж Подписноественного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., 4/5 оизводственно-издательский комбинат "Патент", г. Ужгород. ул, Гагарина, 10 Заказ 2899ВНИИПИ Госу Составитель Ю.Яков Техред М.Моргентал ЖИВкР/с20 линий, выходы первого и второго блоков памяти бит соединены с вторыми входами 30 40 45 50 55 Введение в устройство блока памяти линий и его связей позволяет равномерно рас-. сования их во времени, т,е. синхронизации,причем синхронное уплотнение является,частным случаем асинхронного,Типы мультиплексоров для скоростейпередачи до 48 кбитс, где описаны функции мультиплексоров с частотным уплотнением (МЧУ), с временным уплотнением(МВУ), со статическим временным уплотнением (МСВУ). МЧУ применяется для аналоговых линий МВУ и МСВУ для синхронных 1каналов связи,Наиболее близким по технической сущностй к предлагаемому является устройствосопряжения разноскоростных асинхронныхцифровых сигналов, содержащее входные 1регистры, блок синхРонизации, мультиплексор информационных сигналов, мультиплексор сигналов требований идешифратор. Вторые выходы входных регистров подключены к первым входам мультиплексора сигналое требований, тактовымвходом устройства является блок синхронизации, первый выход которого подключен ктретьему входу мультиплексора сигналовтребований, гНедостатком этого устройства являетсято, что устройство сопрягается с групповымцифровым потоком линии связи со скоростями передачидо 64 кбит/с включительно,В настоящее время существуют линии связисо скоростями передачи до 256 кбит/с, групповые тракты - , со скоростью передачи 480кбит/с и др, Кроме того, с развитием цифровых систем передачи скорости передачиимеют тенденцию к росту, . 3Цель изобретения - расширение диапазона скоростей цифровых сигналов.Поставленная цель достигается тем, чтов устройство сопряжения асинхронных разноскоростных цифровых сигналов, содержащее входные регистры, блоксинхронйзации, мультиплексор информа- циойййх сигналов, мультиплексор сигналовтребований и дешифратор, входы которого-соединены с первыми входамй входных ре гистров, вторые входы которых являютсяинформационными входами устройства,первые выходы входных регистров соединены с первыми входами мультиплексора информационных сигналов, вторые выходывходных регистров подключены к первымвходам мультиплексора сигналов требований, тактовым входом устройства являетсяблок синхронизации, первый выходкоторого подключен к третьему входу мультиплексора сигналов требований, введены блокпамяти линий, первый и второй блоКи памяти бит, первый и второй блоки памяти канала, первый и второй блоки согласованияскорости, первые входы которых соединены с первым выходом мультиплексора информационных сигналов, вторые входы первого и второго блоков согласования скорости объединены с первыми входами дешифратора, первого и второго блоков памяти бит и подключены к выходу мультиплексора сигналов требований, третьи входы первого и второго блоков согласования скорости соединены с выходами соответствующих первого и второго блоков памяти канала,четвертые входы первого и второго блоков согласования скорости обьединены с вторым входом дешифратора, четвертым входом мультиплексора сигналов требований и третьим входом мультиплексора информационных сигналов, первыми входами первого и второго блоков памяти канала, вторыми входами первого и второго блоков памяти бит и подключены к.выходу блока памяти соответствующих первого и второго блоков памяти канала, второй выход блока синхронизации соединен с входом блока памяти линий, третий выход блока синхронизации подключен к третьим входам первых блока памяти бит и блока памяти канала и пятым входом первого блока согласования скорости, четвертый выход блока синхрониэации соединен с третьими входами вторых блока памяти бит и блока памяти канала, пятым входом второго блока согласования скорости, пятый и шестой выходы блока синхронизации подключены соотеетственно к шестым входам первого и второго блоков согласования скорости, выходы которых обьединены и являются выходом устройства,Сущность изобретения состоит в расширении диапазона скоростей цифровых сигналов,При помощи предлагаемого устройства совместно с известными цифровыми коммутационными системами проектируются ЦСК для коммутации разноскоростных асинхронных цифровых сигналов без потери бит,а также для обьединения и передачи между станциями в едином групповом цифровом потоке разноскоростных асинхронных цифровых потоков. Комплекс этих устройств позволяет осуществлять цифровую передачу и коммутацию в любой конфигурации сети какв чисто цифровой, так и в смешанной безпотери бит. пределять время опроСа входных линий и тем самым при повышении скорости входных линий временная диаграмма опроса остается прежней. Введение двух блоков1755386памяти бит и их связей позволяет подсчи- мационных сигналов. Вттывать число принятых информационных го и второго блоков согласования скоростиит. Введение двух блоков памяти каналов объединены с первыми входами дешифраи их связей позволяет задействовать под- тора, первого и второго блоков памяти битряд нео ходимое число каналов в группо и подключены к выходу мультиплексора сигблвом цифровом потоке, Введение двух налов требований. Третьи вхолоков согласования скорости и ихсвязей второго блоков согласования скорости соепозволяет для входных линий связи согла- динены с выходами соответствуюЩих перлоков памяти канала,совыватьскоростискэналамииндивидуаль- вого и второго блоков и мно при помощи "вставок", принимать и 10 Четвертые входы первого и второго блоковвыдавать информационные потоки в после- согласования скоростиобъединены с втодовательном коде, что снижает объем обо- рым входом дешифратора, четвертым вхорудования устройства, дом мультиплексора сигналов требований иПр использовании устройства дости- третьим входом мультиплексора" информагается расширение диапазона скоростей 15 ционных сигналов, первымивходамипервацифровых сигналов, го и второго блоков памяти канала, вторымнНа фиг,1 представлена структурная схе- входами первого и второго блоков пэмятма устройства сопряжения асинхронных бит и подключены к выходу блока памятиразноскоростных цифровых сигналов, на линий. Выходы первого и второго блоковфиг,2. - схема блока синхронизации(БС); на 20 памяти бит соединены с вторыми входамифиг.3 - схема входного регистра (Рг); на соответствующих первого и второго блоковфиг.4 - схема мультиплексора информаци- памяти канала. Второй выход блока синхроонных сигналов (МхИС); на фиг.5 - схема низации соединен с входом блока памятимультиплексора сигналов требований линий, третий выход подключен к третьим(МхСТр); на фиг,б - схема дешифратора 25 входам первых блока памяти бит и блока(ДС); на фиг,7 - схема блока памяти линий памяти канала и пятым входом перв б( ); на фиг,8 - схема блока памяти бит ка согласования скорости, четвертый выход( ПБ); на фиг.9 - схема блока памяти кана- соединен с третьими входами вторых блока(БПБ)лов(БПК); на фиг.10 - схема блока согласо- памяти бит и блока памяти канала, пятымвания скорости (БСС); на фиг.11 - 30 входом второго блока согласования скоровременная диаграмма работы блока.синх- сти, пятый и шестой выходы подключенырониэации; на фиг,12 - временная диэграм- соответственно к шестым входам-первого има записи информации в блок согласования второго блоков согласования скорости, выскорости; на фиг,13 - временная. диаграмма ходы которых объединены и являются выхоработы ПЗУ, 35 дом устройства,У стройство сопряжения асинхронных Функциональная схема блока входногоразноскоростных цифровых сигналов со- регистра 1 (фиг.З) содержит триггеры 13держит и входных регистров 1 -1, блок 2 14,1 иы исинхронизации, мультиплексор 3 информа- Цифровые сигналы по линиям связи по-ционных сигналов, мультиплексор 4 сигна ступают из линейного оборудования (ЛО) налов требований, блок 5 памяти линий, блоки входных регистров 1, Каждой входядешифратор 6, выходы которого соединены. щей линии соответствует свой блок регистс первыми входами входных регистров 1, ров 1. Между ЛО и регистромвторые входы которых являются информа- осуществляется сойаправленный стык,ционными входами устройства, Первые вы Фиксация инфОрмации в регистре 1 (фиг.3)ходы входных регистров соединены с производится на частоте передаваемогопервыми входами мультиплексора 3 инфор- цифрового сигнала, Выходной сигнал Омационных сигналов, вторые выходы вход- триггера 13 является информационным иных регистров подключены к первым поступает в мультиплексор 3 информационвходам мультиплексора 4 сигналов требава ных сигналов, выходной сигнал О-триггераний. Тактовым входом устройства является 14 соединен со счетным входом триггера 13блок 2 синхронизации, первый выход кото- и является сигналом "требований Тр = 1,рого подключен к третьему входу мульти- которыйпоступаетвмультиплексор 4 сигнаплексорэ 4 сигналов требований. Кроме . лов требований.того, устройство содержит блок памяти ли Для приема следующего информационний, первый и второй блоки 7 и 72 памяти ного бита из ЛО тригГер 14 обнуляется сигбит,первыйивторой 8 и 8 памятиканала, налом С из ДС 6. Частота поступления2первый и второй блоки 9 и 9 согласования сигнала С выше частоты Ел иэ ЛО не менеескорости, первые входы которых соединены чем на 1, поэтому регистр 1 осуществляетс первым выходом мультиплексора инфор- достоверный прием информации иэ ЛО.Функциональная схема блока 2 синхронизации (фиг.2) содержит счетчик 10, схемуИ 11 и схему НЕ 12.Блок 2 синхронизации (фиг.2) формирует набор необходимых импульсных последовательностей, управляющих процессамиобработки поступающей информации. Поскольку скорость группового сигнала на выходе устройства должна составлять 2048кбит/с, то на вход девятиразрядного счетчика 10 поступает тактовая частота 2048 кГцот отдельного задающего генератора (ЗГ), Спомощью элементов И 11 и НЕ 12 формируются тактовые последовательности т 1 о и Ь,с помощью счетчика 10 формируются частоты б 1-Ь. Частоты 11-й используются в качестве. адресов А 1, которые подаются в блокБПЛ 5 для считывания адресов опроса вход. ных линий, Частота смены адресов А 1 равна2048 кГц, .20Частота 1 да используется в качествеадресов А 2, при помощи которых информация считывается иэ БСС 9 во временныеканалы исходящего группового потока. Частота смены адресов А 2 равна 256 кГц. Частота Ь со скважностью С = 2 используется вкачестве частоты переключения Ь линеекблоков БПБ 7, БПК 8, БСС 9 с режима записиинформации из входйых линий на режимвыдачи информации в исходящий групповой поток и наоборот. Частота Ь поуается впервые блоки БПБ 7, БПК 8, БСС 9, частота Гн череэ 2 схему 12 - во вторые блоки БПБ72, БПК 8, БСС 9 . Частота Ь кГциспользуется для "привязки" асинхронной 35информации, поступающей из ЛО, к работеустройства. Положительные полупериодычастоты 1 о используются в качестве тактов11, во время которых происходит считываниейнформации из ОЗУ устройства, Отрицательные полупериоды частоты 1 о используются в качестве тактов т 2, во время которых. происходит запись информации в ОЗУ устройства. Частота 11 о; вырабатываемая элементом И 11, реализующим функцию "И" бХ 45х 1 г 1 з, имеет частоту следования 256 кГц и.используется в качестве кода согласованияскорости (КСС). записываемого в ОЗУ и БСС9, у которого разряды с 1 р по 7 р ймеютпотенциал "0". 8 р - "1", Частота бо подается 50в БСС О, Диаграмма работы БС 2 изображе. на на фиг,11,Функциональная схема мультиплексора 3 информационных сигналов (МхСИ) изображена на фиг.4, МхСИ 3 содержит 55.мультиплексор 15, на который поступает информацйя из и регистров 1 и адреса линийАл иэ блока 5 памяти линий (БПЛ). МхИС 3осуществляет побитное объедийение вгрупповой тракт информации(ГТИ) по адресам Ал. Так, по коду адреса Ал, равному "1", проключается информация в первую временную позицию (ВП) иэ первого Рг по коду "и" Ал в "и" ВП из "п" Рг, Информация по ГТИ поступает в БСС 9.Функциональная схема мультиплексора 4 сигналов требований (МхСТр 4) изображена на фиг.5. МхСТР 4 содержит мультиплексор (Мх) 16 и триггер (Т 2) 17, На МхСТр 4 из регистров 1-1" поступают сигналы требований Трь адреса Ал - иэ БПЛ 5 и высокая частота 1 о = 2048 кГц - иэ блока 2 синхронизации, МхСТр 4 осуществляет по- битное объединение в групповой тракт сигналов требований ГТТр и их "привязку" к высокой частоте 1 о устройства. Привязка необходима из-за асинхронного стыка между ЛО и устройством. Так, по коду адреса Ал, равному "1", проключается информация в первую ВП из первого Рг 1 и по заднему фронту фиксируется в Т 17 по коду, "п" Ал в ."и" ВП из "и" Рг 1" и по заднему фронту о фиксируется в Т 2 17,Сигналы требований по ГТТр поступают в БСС 9, БПБ 7 и дешифратор 6.Функциональная схема дешифратора 6 (фиг.6) содержит собственно дешифратор 18 и схемы И 19-1-19-п, На ДС 6 поступают адреса Ал иэ БПЛ 5, на схемы И 19 - сигналы требований по ГТТо из МхТо 4, ДС 6 вырабатывает сигналы для обнуления триггеров 14 требований в регистрах Рг 1 - Рг 1", Так, сигнал С 1 с выхода схемы И 19-1, сигнал С с выхода схемы И 19-и поступают соответственно на Рг 1 и Рг 1" при коде адреса Ал соответственно "1" или "и" и при наличии сигналов требований Тр 1 - 1 при Тр = 1. Частота поступления сигнала С на Рг задается частотой повторения адреса АльФункциональная схема блока 5 памяти линий (фиг.7) содержит ПЗУ 20 и регистр 21, На ПЗУ 20 поступают текущие адреса А 1 из блока 2 синхронизации с частотой 2048 кГц и высокая частота о, равная 2048 кГц,Адреса Ал с выхода регистра 21 поступают в блоки МхСИ 3, МхСТр 4, ДС 6, БСС 9, БПК 8 и БПБ 7. Считывание адресов Ал производится во время отрицательного полупериода частоты 1 о, фиксация в регистРе 21 - передним фронтом частоты 1 о.Функциональная схема блока 7 памяти бит(фиг.8) содержит сумматор(СМ) 22, мультиплексоры (Мх) 23, 24, ОЗУ 25, регистр 26 (Рг), схему И 27. На БПБ 7 поступает из БС 2 частота 1 о для формйрования тактов чтения тг и записи тз в ОЗУ 25. Частоты Ь(Ь) для управления режимами работами блоков, адреса Ал поступают из БПЛ 5, ГТТр - из мультиплексора 4 сигналов требований. При значении сигналов 1 п(Ь), равных едини, адреса л. ля этогол чается частота о, выполр внии в двоичном коде для каж- через Мх 29 проклюдой выходной линии, При приеме блоком 8 няющая роль т ч М 30сигналов т ебованль з, через х к информацир бовании вырабатывается сиг- онным входам ОЗУ 31 проключаются а есанал признака байта(ПрБ) с выхода элемента 5 А.м проключаются адресаИ 27 для каждой входной линии, который Ф нк иональну циональная схема блока 9 согласоя в, ля этого сигналом Ь( и), вания скорости (фиг,10) содержит мультиравным единице, через Мх 23 к ОЗУ 25 про- плексоры 34, 35 и 36, ОЗУ 37, регистр 38,ключается ГТТр, сигналы Тр которого вы- тригге 39, схем И 40полняет оль т, чр з, через Мх 24 подключается 10 На БСС 9 поступают из БС 2 частоты Ьсумматор к информационным входам ОЗУ Еп(1 п), 1 о, адреса А 2, ГТТр М Т 4, ГТИБ 7 является групповым счетчиком, МхИС 3, адреса А из БПК 8, Для согласовасостоящим из ОЗУ 25, сумматора 22 и Рг 24. ния времени фния времени выдачи информации в трактдреса кодных линий и, соответственно.ИКМсо вресо временем считывания информавременных позиций в ГТТр, ячеек памяти в 15 ции из ОЗУ 37 б БСС 9ОЗУ 25 определяется адресами А БПЛ 5, По частота 1(Ь ) задерживается на полперио, радресу Ал во время 11 изячейки РЗУ считы- высокой частоты Го, П и 1 = 1вается ко бит, Во вд, время т при сигнале Тр. устанавливается в высокоимпедансное соравном "1", код бит, увеличенный на едини- стояние 7. П 1 т ) = 1 БСС 9цу, вновь записывается в ячейку ОЗУ 25, 20 режиме записи фиме записи информации из входных лиПри коде записи "111" и сигнале Тр = 1 ний, при Ь(Ьп )=0 - врежимевыдачиинфорсхема И 27 вырабатывает сигнал ПрБ, рав- мации в тракт ИКМ,ный "1", поступающий в БПК 8, В этой жевременной позиции в ОЗУ 25 записывается проключаются соответственно ГТТр, сигнакод " ", Далее процесс счета повторяет лы которого Тр = 1 выполняют роль тз, ГТИ,ся, При 5 п(Ь), равной "0", ОЗУ обнуляется, адреса А,. В режиме записи производитсяДля этого через Мх 23 проключается частота пареобразование фвО, выполняющая роль тз, схема И 27 уста- го вида б . Вв ние информации иэ побитновида в лочный. зависимости от скоронавливается в высокоимпедансное состоя- сти передачи и финформации по входнымние Е. Через Мх 24 к информационным 30 линиям в ОЗУ 37 БСС 9 отводится для накопН 1входам ОЗУ 25 проключается код "000", За- ления информации неск лин ормации несколько ячеек подряд,25 впись кода 000" происходит в ячейки ОЗУ причем номера входной линииво время такта 12 по адресам Ал. ячейки ОЗУ совпадают. Так,входной линииФункциональная схема бита 8 памяти соответствуетпервая ячейка ОЗУ. При эаканалов (фиг,9) содержит сумматор(СМ) 28, 35 писи восьми бит вячейку ОЗУадрес Амультиплексоры (Мх) 29 и 30, ОЗУ 31, ре- увеличивается на "1" ит Вгистр, схему 3. На БПК 8 поступают из . этим соответствующиевходы устройства осблока 2 синхронизации частоты Го = 2048 тавляютсвободными, Например,дляско о( ) = ц - , дреса Ал - из БПЛ сти передачи повходной линии отводится5, сигналы ПрБ - из БПБ 7, При 1,(Ь, ). рав К каналов сопряжения в тракте ИКМ-ЗО, тогной "1", производится считывание адресов да входные линии, начиная с (+1) по (+М)канала А в БСС 9 с выхода Рг 32 и увеличе- оставляют свободными, соответственно сние адресов А на "1" при наличии сигнала этим в ОЗУ 37 БСС 9 отводятся ячейтводятся ячеики пар, р ого , Для этого адреса входных мяти спо (+-1) включительно. Ад ес Алиний Ал; временных позиций ПрБ, ячеек 45 приэтомвпроцессезаписиизменяеткодотОЗУ 31 определяются адресами Ал БПЛ 5, Вдо (+М).режиме выдачи адресов А, из БПК 8 в БСС Так, если к пятому входу уст йН 3му входу устройствав л, л ), равных "1 , через Мх 29 подключается линия связи со скоростью пепроключается сигналы со схемы И 33, на редачи 192 кбит/с,то М =4. Линия связи с 6которой ПрБ = 1 стробируются частотой 1 о, 50 по 8 оставляют свободными, В ОЗУ 37 БССвыполняющие роль тз, Через Мх 30 на 9 отводятся ячейки памяти с 5 по 8, адресаинформационные входы ОЗУ 31 подключа- А также изменяются от 5 до 8 включительются сигналы сумматора 28, Поадресу Ално. Информация в ИКМ-тракте свходнойво время 1 иэячейки ОЗУ 31 считывается линией выдается во временных каналах с 5адрес А, во время 1 при сигнале ПрБ = 1 в55 по 8 включительно. Для преобразвоания поячейку ОЗУ 31 записывается код (А + 1), а битного уплотнения информации в блочныекод А поступает в БСС 9, При сигнале ПрБ= ячейки ОЗУ 37 работают как последователь= 0 вячейке ОЗУ 31 значение адреса А не но-параллельные регистры сдвиги, для чегоменяется. При сигнале 1 п(1 п ), равном "0", в информационные выходы ОЗУ 37. 1 рр че1755386 рез регистр 38 замыкаются на информационных входах ОЗУ 37 2 р - 8 р со сдвигом на один разряд, а информация подается на 1 р ОЗУ 37. Тогда во время 11 информация поадресу А считывается иэячейки ОЗУ 37, во время 12 при наличии сигнала Тр = 1 информация с 1 рр разрядов ячеек ОЗУ 37 переписывается на 2-8 разряды ячеек ОЗУ, а на 1 разряд записывается информация иэ ГТИ, За восемь тактов сигналов Трячейки ОЗУ 37 заполняется, Далее адресячейки ОЗУ 37 А в БПК 8 увеличивается на "1", т,е, стаНовится равным (А+1). Следующие биты информации излинии в данном цикле записи записываются уже по адресу А = (+1) в (+1) ячейку ОЗУ 37 и т.д. Таким образом заполняются все К ячеек ОЗУ, отведенные длявходной линии связи вданном цикле . записи,11 о (КСС)8 р 7 р 6 р 5 р 4 р Зр 2 р 1 р 1 0 0 0 0 0 О О Иэ примера видно, что при считывании информации из ячейки ОЗУ 37 поадресу Аг во время первого такта считывается первый информационный бит И 1, э нэ 1 р ячейки ОЗУ записывается потенциал "О" и т.д. Во время 8 такта считывается восьмой бит информации Иа, а на 1 р ячейки ОЗУ 37 запи. сывается "1". В результате за восемь тактов изячейки по адресу А 2 последовательно считываются информационные биты с И 1 по Иа, на их место одновременно со считыванием записывается код согласования скорости: на 1 р - "1", на 2 рр - "0". Аналогично происходит считывание и иэ двух ячеек ОЗУ 37, Код согласовайия скорости (КСС) имеет переменное число бит, число которых зависит от скорости входимых сигналов и служит для выравнивания скорости входного потока и скорости такта ИКМ-ЗО,Вид КСС должен быть удобен и прост .для выделения информационных бит в приемнике, в котором границей между информационными битами и битами КСС являются "1" в последнем информационном канале,Устройство сопряжения работает следующим образом. При 1 п(1 п ) = 0 БСС 9 работает в режиме выдачи информации в тракт ИМИпо адресам Аг блока БС 2 поблочно в последовательном виде, Для этого через Мх 34, 35 и 36 проключаются частоты то. т 1 о и адреса А 2 соответственно, Схема И 40 открывается. В блоке обеспечивается порядок обслуживания - "первым пришел - первым ушел", Адреса Аг циклически опрашивают ячейки ОЗУ 37, кодь 1 адресов Аг соответствуют номерам временных каналов тракта ИКМ-ЗО, При считывании информации изячейки ОЗУ 37 поадресу А 2 вячейку ОЗУ 37 одновременно записывается код согласования скорости, т,е. на 2-8 разряды записывается "О", на 1 р - "1". В качестве кода согласования скорости используется частота бо.Пример режима чтения из БСС 9 в ИКМ- тракт,ОЗУ1 р 2 р Зр 4 р 5 р 6 р 7 р 8 радрес АгИа И 7 Иб И 5 И 4 Из И 2 И 10 Иа И 7 Иб И 5 И 4 Из И 2 после 1-готактаО 0 после 8-го тактаИ О О. О (+К) адрес А 20 1 0 0 после 1-го тактаО 0 после 8-го такта Иэ ЛО по информационной шине подаются цифровые сигналы, по шине сопровождения - частота 1, Каждойвходной линии соответствуетвходной регистр 1, Запись информации в регистр 1 и выработка сйгнала требований (Тр) производится по фронту частоты 1 л, находящемуся в середине цифрового сигнала в соответствии требованиям стыка Сг (ГОСТ 18145-81) между УПС и ООД. Информационные сигналы с регистров 1 -1 поступают в мультиплексор 3 ин 1 иформационных сигналов, сигналы требований - в мультиплексор 4 сигналов требований. Для приема следующего цифрового сигнала из ЛО врегистре 1 сигнал требований Тр обнуляется сигналом С дешифратора 6, частота поступления которого не менее чем на 1 выше частоты Ь из ЛО. Поэтому регистросуществляет достоверный прием информации из ЛО, Блок 2 синхронизации формирует набор необходимых частот, тактов и кодов адресов для приема и выдачи поступающей информации в темпе выходного тракта типа ИКК-ЗО, Поэтому блок 2 записывается от задающего генератора (ЗГ) частотой 2048 кГц и вырабатывает адреса А 1 с частотой смены кодов 2048 кГц,поступающих в блок 5 для считывания адре- зом, Устром, стройство осуществляет прозрачное сов опроса входных линий, адреса А 2 - с поблочное у олочное уплотнение из и входных линий частотой смены кодов 256 кГц для считыва- связи цифровя и ци ровых сигналов на и выходныхв тракта, сли, скорости цифровых ния информации из блока БСС 9 во времен- каналов тракта, Е итакты 1 1 1,Ч тные каналь,ВК) исходящего тракта, частоты 5 сигналов меньше кеньше скорости каналов, то каж 11и такты о, , 10, астота 10 = 2048 кГц ис- дой линии соответствует отствует одноименный капользуетсядля привязки" асинхроннойин- нал в выходном т акте, Е формации, поступающей из ЛО, к работе . цифрового сигнала превышает скорость каустройства. Положительные полупериоды нала то занимав частоты 1 о используются в качестве тактов т 10 ряд и соотве си, соответственно, входы устройства, для считывания информации из ОЗУ устрой- следующие за за.щие за занятым входом, не задейстства, отрицательные полупериоды частоты вуются. Числоя. исло занятых каналов определяето - в качестве тактов 1 для записи инфор- ся из условия ч ма ии а ОЗУ ствия, что их суммарная скорость мации а У устройства. Частота переклю- должнаобеспечиватьпревышеш ние скорости исп льк ц со скаажностью О = 2 15 входного потока на несколько про центов. БПБ 7 БПК 8 Бо эуется для переключения блоков Временная диагра б ПЗУ бСС 9 с режима записи инфор- ка 5 памяти линий в зависимости от скорс мации из входных линий на режим вьдачи сти цифровых сих игналов изображена на информации в исходящий тракт и наоборот, фиг.13.для чего блоки работают а противофазе. Ча Цикл работы тракта ИКМ-ЗО, равный 8 7 .БПК 8 БСС 9стота Ь подается в первые блоки БПБ кГц,содержит вас м Т - Т)емь(то) циклов опроса, частота Ь - во вторые адресовА блока 2 синхронизации. К аждыио ПБ 7, БПК 8, БСС 9цикл А содержит адреса с 0 по 31, При В =Частота 1 о = 256 кГц, логическое значе-48 кбит/с коды адресов А и Ал совпадание которой на 8 разряде временного кана ют. Если к первой линии подключается ЛО ла исходящего тракта равно "1", а на со скоростью пере ачи В112 кб / р р д р о 7 р - нулю, используется в во время кода адресов А 1 "0" и "16" из ПЗУ качестве кода согласования скорости (КСС) блока 5 считываются коды адресов Ал соотпри обнулении ОЗУ блока 9, Временная ди- ветственно "0" и "0". аграмма работы блока 2 синхронизации 30 При подключении кпе вч нии к первои линии ЛО соскоростью передачи до 256 кбит/с по кодамМультиплексоры 3 и 4 осуществляют по- А 1 "О" "8" "16" "24"24 считываются коды Ал битное уплотнение поступающих сигналов "0" "0", "0" "0"0 соответственно, При подпоадресамлиний(Ал), поступающих иэбло- ключении к первой линии ЛО с В = 2032 ка 5 памяти линий. В мультиплексоре 4 сиг кбит/с по адресам А с "О" ко "31" из ПЗУ налы требований привязываются к заднему считываются коды А "ОО". Пдыри таком ма ии ГТИ ит е афронту частоты Го. Групповые тракты инфор- выборе временньаы оре временных позиций адресов А 1 мации( ) и требований (Гттр) из Мх 3 и обеспечиваетсяравномерныйопроспервой нительно поступает в дешифратор 6. 40 Устройство обеспечивает сопряжение сДля обеспечения однократного приема трактом разноскоростных асинхронных информационных сигналов из входных ли- цифровых сигналов. ний дешифратор 6 по адресам Ал, поступа- Число обслуживаемых линий для разющим иэ блока 5 памяти линий, и сигналам ных скоростей сведено в табл,1. Гтт вытребований, равным "1", поступающим по 45 Примеры числа эанятыхвходоар, вырабатывает сигналы С 1 С, пода- ключениикустройствуразноскоростныхли.ваемые в соответствующие регистры 1-1" ний приведены в табл.2,. при этом число для обнуления сигналов требований. При каналов в тракте не должно превышать 32 коде адреса Ал и сигнале требований, рав- исходя из Т 1 и Т 2, а - число входов устройном "1", вырабатывается сигнал Сь равный 50 ства."1" , которым 1 сигнал требований в 1 регист- В соответствии с табл.2 для первойстроки одной иэ возможных распределений ре обнуляется.Частота опроса входных линий опреде- входов устройства и каналов сведено в ляется частотой выдачи адресов А из блока табл.3.5 памяти линий, которая для достоверного 55приемацифроаыхсигналоадолжнабытьвы- По кодам А 1 0(4)28 из ПЗУ бл 5 ше но1из локае менее чем на 1 частоты входных считываются равномерно коды Ал = О, кото- сигналов Ь. Блок 5 памяти линии осуществ. рыми опрашивается первый вход устройстляет равномерное распределение опРоса ва, Частота опроса равна 512 кГц. каждой входной линии следующим обра510 значения +31 15 30 35 40 50 55 По кодам А 1(5)29 из ПЗУ блока 5считываются равномерно коды Ал = 8, которыми опрашивается девять 1 й вход устройства, Частота опроса равна 512 кГц.Частота опроса входов с 17 по 32 равна64 кГц,К первому входу устройства подключается первая линия с В496 кбит/с, входыс 2 по 8 свободны. В исходящем тракте каналы с оР" по о 7" заняты для передачи информации, поступающей по первой линии;К девятому входу устройства подключается вторая линия с В496 кбит/с, входыс 10 по 16 свободны. В тракте каналы с 8 по15 заняты для передачи информации, поступающей по второй линии.Шестнадцать линий связи с В48кбит/с подключаются соответственно к шестнадцати входам устройства с 17 по 32,соответственно им выделяются каналы втракте с 16 по 31.Аналогично происходит выбор входовустройств, распределение времени опроса,составляется таблица прожига ПЗУ для блока 5 памяти линий и для других строк -табл,2,На ПЗУ блока 5 поступают текущие адреса А 2 иэ блока 2 синхронизации с чаСтотой2048 кГц и частота 1 о, равная 2048 кГц. Производится считывание адресов А, из ПЗУблока 5 во время такта 1 г и фиксация в блоке5 переднем Фронтом частотм 1 о. Адресе А,поступают в блоки 3, 4, 6, 7, 7, 8, 8, 9, 9,1 2 1 1 2Блоки 7, 8 и 9 работают в противофазе.Для этого из блока 2 синхронизации на блоки 7, 81, 9 подается частота Ь = 4 кГц соскважностью импульсов О =. 2, на блоки 7,8, 9 - инверсная частота - Гл,2 2При потенциале Ьп = 1 линейка блоков 7.8 и 9 работает в режиме накопления информации из входящих линий; при 1 п = 0 линейка блоков работает е режиме выдачиинформации в исходящий тракт,Блоки 7, 8 и 9 содержат ОЗУ,.в которыхкаждой входной линии и каждому каналу вйсходящем тракте соответствует ячейки памяти. Номера входных линий и ячеек памятиОЗУ в блоках 7. 8 и 9 определяются адресами Ал, поступающими из блока 5. Номераканалов е исходящем тракте и номера ячеекОЗУ в блоках 9 определяются адресами А 2,поступающими из блока 2 синхронизации врежиме чтения.Блоки 7 и 8 управляют записью информации в ОЗУ блока 9. Число разрядов вячейках ОЗУ блока 9 равно числу разрядовв кайалах тракта ИКМ-ЗО, т.е. равно 8, Поэтому блок 7 подсчитывает число принятыхбит, При зэпйсанном байте из блока 7 в блок 8 выдается сигнал признака байта ПрБ. При значении ПрБ = 1 блок 8 вырабатывает адрес следующей ячейки ОЗУ блока 9.Поэтому ячейки ОЗУ блока 7 имеют по 3 разряда, в которых двоичный код меняется от значения нОООм до н 111", Ячейки ОЗУ блока 8 имеют по 5 разрядов в соответствии с числом временных каналов исходящего тракта, число которых равно 32.Начальное значение кода в ОЗУ блока 8 равно коду Ал в ОЗУ блока 5 и соответствуетномеру входа устройства,Далее начальное значение кода в ОЗУблока 8 может меняться отзначения до Блоки 7 и 8 выполнены по схеме группового счетчика, содержащего ОЗУ, регистр Рг и сумматор СМ, у которого считанная информация изячейки во время такта 11 запоминается в Рг и подается на СМ, где значение кода увеличивается на н 1", Во время такта т 2 при наличии сигналов Тр = 1 или ПрБ = 1 соответственно новый код.переписывается обратно вячейку ОЗУ, причем каждомувходу устройства в блоках 7 и 8 соответствуетячейка ОЗУ. В режиме записи в блоке 7 по сигналу Ьп = 1 к ОЗУ проключается групповой тракт требования ГТТр из блока 4, сигналы которого выполняют роль записи тз . Гокоду адреса Ал блока 5 во время 11 изячейки ОЗУ считывается текущий код бит, Во время 12 при сигнале Тр = 1 увеличенный нэ н 1 н код бит переписывается вячейку ОЗУ, При коде н 111 н подается е блок 8 сигнал ПрБ = 1 при наличии сигнала Тр = 1. В этой же временной позиции во время такта т 2 и вячейку ОЗУ записывается код м 000". При сигнале Тр = 0 выдается сигнал ПрБ = 0 и в ячейке ОЗУ остается прежний код, т.е. трупповой счетчик считает число сигналов требований Тр = 1,Аналогично е режиме записи в блоке 8 по сигналу 1 п = 1 проключаются простробированные частотой 10 сигналы ПрБ из блока 7, выполняющие роль тактов записи тз, ПокоДУ Ал блока 5 по вРемЯ такта т иэЯчейки ОЗУ считывается текущий адрес канала Ак. Во время 12 при сигнале ПрБ = 1 код(Ак+1) переписывается вячейку ОЗУ, Адреса каналов А, поступают в блок 9 согласования скорости, В режиме записи в блоке 9 согласования скорости производится согласованйе скорости входного потока со скоростью исходящего тракта и преобразование информации из побитного вида в блочный. В зависимости от скорости входного потока в ОЗУ отводится для накопления информации 1 ячеек подряд, причем номера входной линии первой ячейки ОЗУ и первого каналаисходящего тракта совпадают. После записи восьми бит информации вячейку ОЗУ поадресу А блока 8адрес А увеличивается на "1", т,е, (А+ 1), последующие восемь бит записываются в (+1) ячейку ОЗУ и т.д, На пример, для цифровых сигналов, подключенных квходу устройства, отводйтся 1 каналов сопряжения в тракте ИКМ-ЗО, тогда входы, начиная с (+1) по (+с), оставляют свободными, соответственно с этим в ОЗУ 10 блока 9 и исходящем тракте занимаются ячейки памяти и каналы спо (+М) включительно. Для преобразования побитного уплотнения информации в блочные ячейки ОЗУ раС,тают как последовательно-парал ; лельные регистры сдвига, для чего информационные выходы ОЗУ (1-7) через регистр блока замыкаются на информационные входы ОЗУ (2-8) со сдвигом на один разряд вправо, а информация иэ блока 3 подается 20на первый информационный вход ОЗУ; При записи информации потенциалом Ь =1 проключаются ГТТр из блока 4, сигналы которого являются тактами записи гз, ГТИ - из блока 3, адреса А - иэ блока 8. Схема И на 25 выходе блока 9 устанавливается в высокоимпендансное состояние Е. Тогда во время 11 информация поадресу А считывается изячейки ОЗУ, во время 1 г при сигнале Тр = 1 информация с 1 - 7 разрядов переписывает ся на 2 - 8 разряды ячеек ОЗУ, и на первый разряд записывается информация из ГТИ.За восемь сигналов Тр = 1ячейка ОЗУ заполняется. Адрес А, в блоке 8.увеличивается на "1". Следующие информационные 35 биты записываются в (+1) ячейку ОЗУ блока 9 и т.д. Таким образом заполняются М ячеек ОЗУ блока 9, отведенных для цифрового сиг 1 ю (КСС)8 р 7 р бр 5 р 4 р Зр 2 р 1 р 1 0 0 0 0 0 0 0 нала, передаваемого по линии, подключенной квходу устройства. При 1 п - 0 блоки 7, 8 и 9 работают врежиме считывания.В этом режиме в блоке 7 проключается частота 10, выполняющая " роль гз, к информационным входам ОЗУ проключается код "000". Обнуление ячеек ОЗУ происходит по адресам Ал блока 5 во время такта 1 г. В ОЗУ блока 8 восстанавливаются исходные адреса Ал в ячейках, определяемых адресами Ал. Для этого проключается частота-Ь выполняющая роль тз, к информационным входам ОЗУ проключаются адреса Ал. В такты тг в ячейки ОЗУ, определяемые адресами Ал, записываются зти же адреса. Из блока 9 согласован: я скорости выдается йнформация в исходя щий тракт в последовательном виде и одновременно в ячейки ОЗУ записывается код согласования скорости КСС, Для этого проключаются частота 70, выполняющая роль тз, частота 1"ю из блока 2, выполняющая роль КСС, адреса Аг иэ блока 2, схема И в блоке 9 открыта задержанной на триггере блока на полпериода частотой 1 частоты Ь, В блоке обеспечивается порядок обслуживания - "первым пришел - первым ущел". Адреса Аг циклически оправшивают ОЗУ, коды адресов Аг соответствуют номерам ВК-тракта и ячейкам ОЗУ, При считывании информации изячейки ОЗУ поадресу Аг вячейку ОЗУ одновременно записывается код согласования скорости, Таким образом, на 2 - 6 разряды ОЗУ записывается "0", на 1 р1Пример режима чтения иэ блока согласования скорости в исходящий тракт. ОЗУ1 р 2 р Зр 4 р 5 р бр 7 р 8 рИв И 7 Ив И 5 Иа Иэ Иг И 1 адрес Аг 0 Ив И 1 Ив И 5 Иа Из Иг после1-готакта