Устройство для контроля интегральных схем

ОП ИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическихРеспублик и 966699(61) Дополнительное к авт. с 2)Заявлено 16 1) 2979968/1 3)М. л 11/О присоелинением заявки23) ПриоритетОпублмковано 15,10.82.,3 Ъоударотееииый комитет СССР ао долам изобретеиийи откры Дата опубликования описания 15, 10. АгаФонов Никитин,И. Галка, В. В. КИ, Петров, П. Г. Х 72) Авторы изобретен 71) Заявитель 5 Ц УСТРОЙСТВ ОНТРОЛЯ ИНТЕГРАЛЬНЫХ СХЕМ о ы Изобретение относится к автоматике и вычислительной технике и может быть использовано для контроля электрических параметров интегральных схем.Известны устройства для контроля электронных устройств, сопрягаемые с ЦВМ и содержащие тактовый генератор, блок сравнения, счетчик, сдвиговый регистр и распределитель импульсов 1 1,о Недостаток этих устройств состоит в низкой производительности.Наиболее близким к предлагаемому является устройство для комплексного контроля, содержащее генератор тестов,1 генератор слов, блок управления, подключенный двухсторонними связями через блок сопряжения к вычислительной машине, а первым выходом к первым входам блока накопления результатов, 2 о блока компараторов, блока Формирователей временных параметров сигналов и блока Формирователей, вторым выходом - к первым входам блока согласования и распределения выводов интегральной схемы, блока циФро-аналогового преобразования и через блокзадающих генераторов к второму входублока Формирования временных параметров.сигнала, выход которого соединенс вторыми входами блока накопления результатов, блока компараторов и блокаФормирователей, третьи входы которыхподключены соответственно к выходублока компараторов и выходу блокацифро-аналогового преобразования ипервым входом блоков статических испытательных воздействий группы, вторые входы которых соединены с третьим выходом блока управления, атретьи входы - с группой выходов блока согласования и распределения выв дов интегральной схемы, вход-выход которого через контактирующийблок соединен со входом-выходом контролируемои интегральнои схОднако оно имеет низкую пропускную способность и ограничивает производительность всей системы контроля так как требует в режиме контроля многократной перезагрузки тестовых наборов из внешней памяти в оперативную память машины,а затем в память ге нератора слов,В режиме подготовки прог-: рамм исключается возможность использоьания памяти генератора слов как дополни тельного поля оперативной памяти машины, Кроме того, считывание результатов из" мерений осуществляется последовательным подключением к блокам измерерия статических параметров аналогоцифрового преобразователя.Цель изобретения - увеличение пропускной способности устройства.Поставленная цель достигается тем, что в устройство, содержащее блок сопряжения, первый вход-выхор которого является первым входом"выходом устройства, а второй вход-выход соединен с входом-выходом блока коммутации управляющих и информационных сиг" 2 налов, группу блоков статических испытательных воздействий, блок согласо. вания и распределения выводов интегральной микросхемы, соединенный входои-выходом через контактирующий блок с вторым входом-выходом устройства блок формирователей, блок компараторов и блок накопления результатов, первые входы которых соединены с первым выходом блока коммутации управляющих и информационных сигналов, а вторые входы - с выходом блока формирования временных параметров сигналов, первым и вторым входом соединенного соответственно с первым входом блока Формирователей и выходом блока задающих генераторов, вход которого подключен к второму выходу блока коммутации управляющих и информационных сигналов, входублока цифро-аналогового преобразования и первому входу блока согласования и распределения выводов интегральной схемы, группа входов-выходов которого соединена с входами-выходами блоков статических испытательных воздействий группы, ф входы опорного сигнала которых подключены к третьим входам блока компараторов и блока Формирователей и выходу блока цифра-аналогового преобразования,. а информационные входык третьему выходу блока коммутации управляющих и информационных сигналов, первый вход которого подключен Система Ииг, 1 У содержит комплект устройств 1 ввода"вывода и долговременного хранения контрольно-измерительной информации и программ, управ ляющую вычислительную машину УОИ )2,5 9666 соединенные с первым входом-выходом устройства, включающего блок 3 сопряжения, блок 4 коммутации управляющих и информационных сигналов, контактирующий блок 5 для подклюце ния контоолируемой интегральной схемы 6 к блоку 7 согласования и распределения выводов интегральной схемы, блок 8 Формирователей, блок 9 . компараторов, группу блоков 10 стати в цеских испытательных воздействий, группу компараторов 11 статики, регистр 12 неисправности статики, блок13 цифро-аналогового преобразования, блок 14 памяти, блок 15 преобразо- И вания параллельного кода в последовательный, блок 16 накопления результатов, блок 17 задающих генераторов и блок 18 Формирования временных параметров сигналов. 20Блок 14 памяти (Фиг.2) содержит двунаправленный буферный регистр ( буФер) 19 данных, узел 20 управления, элементы 21 памяти, мультиплексоры 22, Элементы 21 объединены в группы 23. И Количество элементов 2 в группе 23 соответствует разрядности информаци" онного слова управляющей вычислительной машины 2. Бины 24 адреса, шины 25 данных, шины 26 управления первого входа-выхода блока 14 памяти соединены с магистралью ввода-вывода УВИ 2 и подключены к одноименйым входам узла 20. Кроме того, шины 25 подклю-. чены к регистру 19, а шина 27 синхро"ЭФ низации " к узлу 20.Адресные входы ( А 1, управляющий . вход нЗаписьф (ЗП ) и вход нВыбор кристалла" ( ВК ) каждого из элементов 21 подключены к узлу 20, а инормационные входы "Код числа" (,1(4) - подключены к буферу 19. Выходы элемен" тов 21 подключены через мультиплексоры 22 к буФеру 19. ( Количество мультиплексоров равно количеству разрядов в информационном слове). (роме того, выходы элементов 21 с помощью шин 28 подключены к блоку 15. Управляющие входы буфера 19 и мультиплексоров 22 подключены к узлу 20. Синмронизирующая шина 29 "Сдвиг" и управляющая шина 30 "Прием" подключены к блоку 15. 99 6шинам 29 и 30, а выходы регистров31 подключены к блокам 8 и 9,Управляющая вычислительная машина2, пример структуры которой показанна фиг.6, содержит процессор 32, узлы 33 интерФейсные, узел 34 управления ОЗУ и модули 35 накопителя ОЗУи пульт 36.Процессор 32 выполняет все функции обработки информации, Пульт пред"назначен для отладки. и управлениярежимами УВМ и содержит органы управ-,ления (переключатели ) и индикации,(например, светодиоды). Узлы 3 интерфейсные предназначены для связи про-.цессора и ОЗУ с конкретными внешнимиустоойствами, например электрифицированной печатающей машинкой, пер"Форатором, фотосчитывателем и т.д.Узел 34 управления ОЗУ предназначен для ретрансляции. сигналов внутреннего интерфейса УВИ на внутренние магистрали ОЗУ. К последним под"ключены модули 35 накопителя ОЗУ.Набор линий внутреннего интерФейса содержит 1 линий магистралиадреса Г ИА 15-ИАО), 8 линий магистрали данйых ( ИД 7-ИцО) и линии магистрали.управления; ЗПП - запись в память, ЧТП - чтение памяти, ЗПВУ - запись во внешнее устройство, ЧТВУчтение внешнего устройства, ЗПРК- запрос,на прерывание, ППРЕ - подтверждение прерывания и др. Сигналы ЗППи ЗПВУ стробируют запись информациисоответственно в ячейку памяти и регистр внешнего устройства, а сигналыЧТП и ЧТВУ управляют выдачей на линии ИД 7"ИДО содержимого адресуемойячейки памяти или регистра внешнего,устройства,Основное назначение блока 3 сопряжения - развязка магистралей УВИ2 от измерительной части системы.Блок 3 сопояжения содержит(фиг,7)двунаправленный буферный регистрГ бу, Фер) 37 данных, усилители 38 адресных сигналов, усилители 39 управляю-,щих сигналов и селектор 40 адреса.Селектор 40 адреса предназначендля селекции на линиях ИА 7-ИАО адресов регистров, расположенных в измерительной части системы ( вне УВИ)и соответствующего управления буфером 37 данных. Блок 1 преобразователей параллельного кода в последовательныйсиг,3) содержит сдвиговые регистры 31, информационные входы которого подключены к шинам 28, управляющие к Усилители 38 транслируют сигналыс линий ИА 7-ИАО (через селектор 40адреса) на линии А 7-АО.9666Усилители 39 управляющих сигналов принимают с магистрали управлениясигналы ЧТВУ, ЗПВУ ППРЕ и др и выдают их в измерительную часть системыпринимают от нее сигнал ЗПРЕ и вы)1 ают его в УВМ.Буфер 37 данных передает сигналыс линий МД 7-МДО УВМ на линии Д 7-ДОизмерительной части во всех случаях,кроме "Чтения", расположенного в этой 1 Очасти регистра. В этом случае сигналы передаются с линий Д 7-ДО на МД 7 МДО.Блок 4 коммутации управляющих иинформационных сигналов предназначендля размножения магистрали данныхД 7-ДО по измерительной части системыи Формирования по адресу на линияхА 7-АО и управляющим сигналом ЗПВУ иЧТВУ сигналов записи или чтения конкретных регистров,Блок 4 содержит ( фиг,8) дешифратор 41 адреса и коммутатор 42 линий данных. Выходы дешифратора 41подклюцаются в системе непосредственно на стробируюцие входы программируемых регистров,Коммутатор 42 линий данных транслирует сигналы с линий Д 7-ДО на шестьгрупп однонаправленных линий (Д 7 -ЛО 7-39Р(Д 7 - ДО ), А также в зависимости отвыполняемой операции (записи или чтения) передает данные с линий Д 7-ДОна двунаправленные линии Д 7 ш - ДОили наоборот, Однонаправленные линии(Д 7 - ДО ) - (Д 7- ДО") подключенык информационным входам программи-руемых регистров блоков, а двунаправленные линии Д 7" - ДО подключены к тем блокам устройства, которые имеют двунаправленные информационные выводы.Узел 20 управления предназначендля управления элементами 21 памятии мультиплексорами 22 блока 14 памяти.Узел 20 содержит (фиг.9) дешифратор 43 адреса, селектор 44 адре"са, элементы И 45 и 46 двоичный сцетчик 47, дешифратор 48, элемент ИЛИ 49,элементы И 50 и 51 и усилители 52.яУсилители 52 принимают с линийМА 9-МАО 10 - разрядный код адреса,инвертируют его и выдают непосредственно на адресные входы элементов 21 памяти.Дешифратор 43 по старшим шестиразрядам кода адреса на линиях МА 15 МА 10 Формирует один из сигналов вы 99 8бора ВК 1-ВК. Линии ВК 1.-ВК подключены ко входам "Выбора кристалла" элементов 21 памяти.Селектор 44 адреса подает на элементы И 45 и 46 разрешающий потенциал, если на магистрали адреса находится адрес одной иэ ячеек блока 14памяти. Для этого достаточно проанализировать 6 старших разрядов адресана линиях МА 15-МА 10. Если элементИ 45 открыт, то сигнал ЗПП через этотэлемент И подается на входы записивсех элементов 21 памяти, Если открытэлемент И 46, то сигнал ЧТП подаетсяна вход буфера 19 данных для переключения его на прием данных от мультиплексоров 22 и выдачу их на магистраль 25 данных.Счетчик 47, дешифратор 48, элементы ИЛИ 49 и И 50 и 51 предназначены для формирования сигналов "Прием" и "Сдвиг", временная диаграммакоторых показана на Фиг. 10. Эти сигналы формируются от сигналов ГИ 1 иГИ 2 ( "И - главные импульсы), поступающие от блока 18. По,сигналу "Прием" происходит запись информации сэлементов 21 памяти в 4-разрядныесдвиговые регистрь 1 31, а по сигналам Сдвиг - эта информация сдвигам нется в регистрах 31, Таким образом,в каждом рабочем такте выдачи тестнабора, определяемом сигналами ГИ 2на выходе каждого сдвигового регистра 31 появляется один из четырех одновременно считанных бит в канале,Блок 7 согласования и распределения выводов интегральной схемы содер"жит ( биг,11) группу одинаковых коммутирующих ячеек 53, каждая иэ которых состоит иэ регистра 54 управленияреле, эквивалента нагрузки 55, повторителя 56, ряда коммутирующих релеКР 1 КР 5. Количество коммутирующихячеек 53 соответствует количеству выводов контролируемой интегральнойсхемы 6.Каждая коммутирующая ячейка 53 подключает к одному выводу контролируемой интегральной схемы выход амплитудного Формирователя блока 8 через контакты реле КР 1, повторитель56 - через контакты реле КР 2, корпус - через контакты реле КР 3, эквивалент нагрузки 55 - через контактыреле КР 4 и блок 1 О - через контактыреле КР 5,Команды управления реле записываются в регистры 4 с линии Д 7 - ДО,,9 9666а выбор требуемой коммутирующей ячейки 53 осуществляется по линиям адреса АУ-АО.При работе вывода контролируемойинтегральной схемы б в режиме приема зинформации включены контакты релеКР 1, При этом, из блока 8 на данныйвывод контролируемой интегральнойсхемы 6 через блок 5 подаются импульсы тестовой последовательности, сформированные по амплитуде.В режиме чтения информации из контролируемой интегральной схемы бвключены контакты реле КР 2, КР 4. Приэтом к выводу контролируемой интегральной схемы б подключается эквивалент нагрузки 55 и повторитель 56,подключенный к блоку 9 компараторов.Контакты реле КР 1 могут оставатьсязамкнутыми, однако блок 8 формирователей при этом должен бцть установ-лен в нейтральное, третье состояние.При контроле статических параметров контролируемой интегральной схемыб и необходимости замыкания вывода 25схемы на корпус замыкаются контактыреле КР 5 и КР 3 соответственно.Блок 8 Формирователей ( фиг.12 ) содержит й Формирователей 57, каждыйиз которых состоит из амплитудного 30 формирователя 58 и элементов И 59-61и обеспечивает через блок и контактный блок 5 подключение к одному выводу контролируемой интегральной схе"мы 6.ИБлок 8 обеспечивает выдачу на выводы контрЬлируемой интегральной схемы б импульсов тестовой последовательности программируемой амплитуды иформы.40На первый вход элемента И 59 изблока поступают импульсы тестовойпоследовательности, а из блока 18 навторой вход элемента И 59 поступаютстроб-импульсы, обеспечивающие формирование временных параметров импульсов тестовой последовательности.При выдаче информации из контролируемой интегральной схемы 6 амплитудный формирователь 58 устанавливается в третье состояние с поступлением на входы элементов И 59 и 61напряжения логического нуля из бло. ка 15 преобразования параллельного кода в последовательный.ОАмплитудный Формирователь 58 представляет собой согласованный импульсный усилитель с программируемой амплитудой и полярностью выходных им 99 10пульсов. Амплитуда этих импульсов пропорциональна опорным напряжениям ч+ и ч , поступающим из блока цифро-аналогового преобразования.Устройство работает следующим об" разом.Устройство в составе системы для комплексных испытаний интегральных схем работает в двух основных режимах: в режиме подготовки программконтроля и в режиме контроля интегоальных сх м.Режим подготовки программ контроля интегральных схем включает загрузку в УВМ 2 исходной программы на проблемно-ориентированном языке высокого уровня; трансляцию исходной программы и формирование объектной программы в кодах УВМ 2,На этапе трансляции исходной программы используются управляющие программы и программы трансляции. Кроме того, необходима буферная область памяти для размещения исходной и объ. ектной программ. Для этого блок 14 программно перестраивается для обмена информацией с УВМ 2 и используется как дополнительное поле оперативной памяти машины.Загрузка программного обеспечения осуществляется с помощью комплекта устройств 1 ввода-вывода.Пример Функциональной схемы блока 14 приведен на фиг,2. Элементы 21 памяти имеют организацию 1 К бит х 1 разряд и разбиты на 1. групп 23 (1.= =й/2, И - количество каналов). УВМ 2 в режиме записи Формирует на шинах 24 - адрес, на шинах 25 - данные а на шинах 26 - соответствующие управ" ляющие сигналы, которые поступают на входы узла 20. Данные с шин 25 также поступают на входы блока 19. Узел 20 Формирует сигнал ВК для выбора 1-ой группы 23 элементов 21 и адрес А информационного слова, который поступает на все элементы 21, Запись данных осуществляется из буфера 19 по сигналу "Запись", соответствующему логическому нулю, при этом подается управляющий сигнал на вход буфера 19 и код числа записывается в выбранную ячейку памяти блока 14. При чтении аналогично формируется адрес ячейки памяти, управляющий сигнал "Запись" соответствует логической единице, а с помощью возбужденного сигнала ВК информационное99 12сравнения выходных сигналов с эталонными, цийро-аналоговых преобразователей блока 31, формирователей блока8 и компараторов блока 9, которые задают уровни входных и уровни компарирования выходных сигналов. Крометого, задается режим выдачи тестовых наборов из блока 14 и структураданных блока 16. Затем программируется блок 7 согласования и распределения выводов, который подключает черезконтактирующий блок 5 входы контролируемой схемы б к блоку 8, а выходы - к блоку 9. Для контроля Функционирования испытуемой микросхемыУВМ 2 выдает команду через шины 25блоку 14 на выдачу тестовых наборов.Эта команда поступает в узел 20 и инициирует его работу на тактовой частоте, задаваемой блоком 18. Оинхронизирующие сигналы поступают на узел20 через шину 27, При этом узел 20выдает параллельно сигналы ВК 1,ВК 2,ВК 1 и сигнал "Чтение" на элементы 21памяти, Информация, записанная в этихэлементах по адресу А, считываетсяодновременно на шины 28 и записывается в сдвиговые регистры 31 блокаПоскольку разряднссть сдвиговыхрегистров равна г, то в течениепервого такта выполняется запись всдвиговые .регистры, а в течение остальных гтактов происходит сдвигинформации на один разряд в каждомтакте. Во время сдвига информации врегистрах узел 20 выдает сигналы начтение следующих слов "тест-наборов", Благодаря совмещению операцийтСдвига" и "Чтение" информации изэлементов памяти максимальная частота выдачи тест-наборов определяетсявеличинойТц ", где Тц - время циклачтения элементов 21 памяти.выходов регистров 31 информация в виде слова тест-набора считывается на рабочей частоте контролируемой интегральной схемы 6 задаваемой сигналом на шине 29, и поступаетна входы блоков 8 и 9,Работа устройства в режиме контроля интегральных схем осуществляется следующим образом.Программа контроля включает тесты контроля Функционирования и тесты контроля статических параметров. Контроль Функционирования производится40 в реальном масштабе времени (на рабочей частоте испытуемой интегральной схемы), с возможностью совмещения ао времени Функционального контроля с динамическим, а также позволяет контролировать уровни логического нуля и логической единицы в процессе контроля Функционального контроля с динамическим, а также позволяет контроливать уровни логического нуля и логической единицы в процессе контроля Функционирования, В тестах контроля Функционирования программируются параметры задающих генераторов блока 17, определяющие рабочую частоту контролируемой схемы б, Формирователей временных параметров блока 18, задающих задержку и длительность входных сигналов и определяющих моменты 11 9666 слово с выходов элементов 21 через соответствующие входы мультиплексоров 22 поступает на вхоа блока 19.Управляющий сигнал с узла 20 разоешает прохождение информации с блока 19 на шину 25, которая подключена к УВМ 2. Обмен информацией между УВМ 2 и блоками 14 осуществляется на частоте работы УВМ 2.После завершения трансляции а 10 памяти УВМ 2 формируется объектная программа, готовая к исполнению, а в блоке 14 памяти - тестовые наборы для контроля функционирования интегральной схемы, 15Если этап подготовки и трансляции программы контроля был выполнен ранее, то объектная программа и тестовые наборы загружаются с устройствввода-вывода или устройства долго временного хранения программ и контрольно-измерительной информации в память УВМ 2 и в блок 14 памяти соответственно.тестовые наборы (Фиг.4) должны 25 записываться в блок 14 памяти так,. как показано на Фиг.5, Приведенное распределение памяти блока 14 соответствует щ=,8, =1024, 5=4096 (Б длина тест-наборов), Разрядность г З 0 сдвиговых регистров блока 15 равна четырем. В блоке 8 Формируются сигналы,уровни которых задаются блоком 13, временные параметры - блоком 18, а логические значения - блоком 15. Эти сигналы через блок 7 подаются навходы контролируемой интегральнойсхемы б, выходные сигналы с которойпоступают в блок 9,. где происходитвначале компарироеание этих сигналов по уровням нуля и единицы, которые задаются блоком 13, а потомсравнение с эталонными логическимисигналами, поступающими из блока 15.Результаты сравнения в виде сигналовошибок записываются в блок 16 накопления результатов, После окончания выдачи тестовых наборов результаты контроля считываются из блока 16 в УВМ 2.ОПри контроле статических парамет"ров программируются блоки 10 статических испытательных воздействий иблок 13, задающий уровни испытатель.ных воздействий. Кроме того, блок13 задает опорные уровни контролируемых статических сигналов, поступающих по команде УВИ 2 на компараторы 11 статики. Контролируемыевыводы контролируемой интегральнойсхемы 6 через блок 5 и блок 7 подключаются к блокам 10. При этом, навыводы контролируемой интегральнойсхемы 6 подаются испытательные воздействия из блоков 10, а на выходах ублоков 10 формируются напряжения,пропорциональные величине контролируемых параметров. Эти напряжения поступают на компараторы 11, гдесравниваются с опорными уровнями.Результаты контроля в виде логических нулей и единиц записываются в регистр 12 неисправности статики, который затем опрашивается УВМ 2.Таким образом, устройство обеспечивает возможность переключенияблока памяти по командам УВМ, чтопозволяет повысить, пропускную способность устройства и производительность системы за счет сокращения вре- ,мени на стадиях подготовки программконтроля и их отладки, а также ис"ключения многократной перезагрузки впроцессе испытания сложных интеграль.ных схем. Кроме того, устройство обеспечивает оперативную диагностику.самих тестов по командам УВИ,Формула изобретенияУстройство для контроля интегральных схем, содержащее блок сопряжения, первый вход-выход которого является первым входом-выходом устройства, а второй вход-выход соединен с входом-выходом блока коммутации управляющих и информационных сигналов, группу блоков статических испытательных воздействий, блок согласования и распределения выводов интегральной микросхемы, соединенныйвходом-выходом через контактирующийблок с вторым входом-выходом устройства, блок Формирователей, блоккомпараторов и блок накопления результатов, первые входы которых соединены с первым выходом блока коммутации управляющих и информационныхсигналов, а вторые входы - с выходомблока формирования временных парамет-.ров сигналов, первым и вторым входомсоединенного соответственно с первым входом блока формирователей и выходом блока задающих генераторов,вход которого подключен к второмувыходу блока коммутации управляющихи информацйонных сигналов, входублока цифро-.аналогового преобразования и первому входу блока согласования и распределения выводов интегральной схемы, группа входов-выходов которого соединена с входамивыходами блоков статических испытательных воздействий группы, входыопорного сигнала которых подключенык третьим входам блока компараторови блока формирователей и выходу блока цифро-аналогового преобразования,а информационные входы - к третьемувыходу блока коммутации управляющихи информационных сигналов, первыйвход которого подключен к выходублока накопления результатов, третьим входом подключенного к выходублока компараторов, четвертый входкоторого и выход блока формирователей соединены соответственно с выходом и вторым входом блока согласования и распределения выводов интегральной схемы, о т л и ч а ю щ ее с я тем, что, с целью повышенияпропускной способности устройства,в него введены блок памяти, блок преобразования параллельного кода в последовательный,группа компараторов ста-тики и регистр неисправности, причемпервый вход каждого компараторастатики группы соединен с выходомблока цифро-аналогового преобразования, второй вход - с выходом соответствующего блока статических испы-тательных воздействий группы, а выходс соответствующим разрядным входомрегистра неисправности, выходом подключенного к второму входу блокакоммутации управляющих и информационных сигналов, вход-выход блока памя966699 15ти соединен с первым входом-выходом устройства, а выход - с входом блока преобразования параллельного, кода в последовательный, выходом подключенного к четвертому входу блока формирователей и пятому входу блока компараторов, вход блока памяти соединен с выходом блока формирования временных параметров сигналов. 16Источники информации,Фпринятые во внимание при зкспертизе,1. Авторское свидетельство СССРз й 696464, кл. 6 06 Г 11/00, 1977,2. Авторское свидетельство СССРйф 437988, кл. О О 1 В 31/28, 1972