Адаптивная система обработки данных

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН ЯО 1451713 А 1/16 94 СО САНИЕ ИЗОБРЕТЕ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 45/24-24.87 .89, Бюлавский г У 2 уда венныи ун Курчидис25088.8)ское свидетельство кл. С 06 Р 15/16, ое свидетельство Скл. С 06 Р 15/16, ое свидетельство С кл, С 06 Р 15/16,СССР1986.СР1987.СР982. из Ицессо 3 В ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГКНТ СССР(54) АДАПТИВНАЯ СИСТЕМА ОБРАБОТКИ ДАННЫХ(57) Изобретение относится к вычислительной технике и может быть использовано в измерительно-вычислительных комплексах и автоматизированных системах управления. Целью изобретения является увеличение пропускной способности системы за счет повышения степени распараллеливания процесса обработки входного потока данных. Поставленная цель достигается тем, что в систему введено Н блоков выбора каналов, а в каждыйблоков обработки введено Ь проров. 1 з.п. ф-лы, 12 ил.кбкеннан 3 иааракк щи РЛ 7 Ф 77 Ц 79 играю иа игиаи на1451713 Составитель Б.Резвехред А.Кравчук оррек О. Крав дактор И.Рыбченко П исное Ри ГКНТ ССС изводственно-полиграфическое предприятие, г. Ужгород, ул, Проектная аказ 7082/48НИИПИ Государств1 Тираж 667ного комитета по035, Москва, Жбретени аушская открытиям д, 4/5Изобретение относится к вычислительной технике и может быть использовано в измерительно-вычислительных комплексах и автоматизированных сис 5 темах управления на основе мультипроцессорных вычислительных систем.Целью изобретения является увеличение пропускной способности системы за счет повышения степени распараллеливанияпроцесса обработки входного потока данных.На фиг., 1 представлена схема системы; на фиг. 2 - схема блока обработки и процессора; на фиг3 - схема операционного блока и его система команд; на фиг. 4 - схема блока буферной памяти; на фиг, 5 - схема блока коммутации, на фиг. 6 - схема блока подключения магистрали, на фиг. 7 - схема арифметико-логического блока с временной диаграммой и системой микрокоманд, на фиг. 8 - схема блока обмена с временной диаграммой и системой микрокоманд 1 на 25 фиг, 9 - схема элементов коммутации, на фиг. 10-12 - блок-схемы алгоритмов, поясняющих работу системы.Адаптивная система обработки данных содержит блок 1 памяти, блоки 2 обработки, блоки 3 выбораканалов,каждый из которых содержит приемопередатчики 4,5 и селектор 6 каналов.Система имеет входы 7 задания режима работы системы, пщну 8 сигналов запроса, системную магистраль 9 передачи сигналов, содержащую шину 10 сигналов разрешения, шину 11 адреса и шину 12 данных.Блок 2 обработки имеет выход 13 40 запроса, вход 14 задания режима работ. ты, выход 15 разрешения, два информационных входа 16, 17, вход 18 разрешения, а также выходной разъем 19. Блок 2 обработки содержит процессоры 20, каждый из которых содержит блок 21 коммутации, элемент ИЛИ 22, блок 23 буферной памяти, операционный блок 24, элемент И 25, инвертор 26, элемент И 27. Блок обработки содержит также элементы И 28, 29 и локаль ц ную магистраль передачи сигналов, которая содержит шину 30 данных, шину 31 адреса, шину 32 сигналов выдачи, шину 33 сигналов приема, шину 34 сигналов захвата-ответа, шину 35 сиг налов запроса, шину 36 сигналов занятости. Блок 21 коммутации имеет задающий вход 37, вход 38 разрешения,выход 39 запроса, информационныйвход 40, выход 41 разрешения, вход42 запроса, выход 43 запуска, вход44 обращения, выход 45 записи. Операционный блок 24 имеет выход 46 опроса, второй вход 47 запуска. Блок23 имеет дополнительно выходы 48-51.Процессор 20 имеет входы-выходы 52данных, 53 адреса, 54 признака выдачи, 55 признака приема, вход 56признака захвата, выход 57 признакаответа, выход 58 признака запроса,вход-выход 59 признака готовности.Операционный блок 24 содержитблок 60 памяти, счетчик 61 команд,дешифратор 62, элемент ИЛИ 63, ариф- .метико-логический блок 64, блок 65обмена, блок 66 подключения магистрали. Арифметико-логический блокимеет выход 67 сигнала исполнения,информационный выход 68, вход 69 запуска, вход 70 кода микрокоманды,входы-выходы 71 данных, 72 признакавыдачи, 73 признака приема, Блокобмена имеет выход 74 сигнала исполнения, вход 75 кода микрокоманды,вход. 76 внутреннего запуска, первый77 и второй 78 входы внешнего запуска, выход 79 захвата, вход 80 разрешения захвата.,Блок 23 буферной памяти содержитпервый счетчик 81 адреса, счетчик82 заполнения, второй счетчик 83 адреса, первый 84 и второй 85 дешифраторы адреса, первый входной регистр86, первый блок 87 памяти, первыйвыходной регистр 88, второй входнойрегистр 89, второй блок 90 памяти,второй выходной регистр 91,Блок 21 коммутации содержит элементы И 92-96 и элемент ИЛИ 97, Блок66 подключения магистрали содержитэлементы И 98-101, триггер 102 иключевые элементы 103, 104.Арифметико-логический блок 64 содержит приемо-передатчик 105, регистр 106, регистровую память 107,сумматор 108, сдвигатель 109, регистр 110 состояния, арифметическийэлемент 111 коммутации, дешифратор112 микрокоманд, регистр 113 микрокоманд, формирователь 114 синхросигналов.Блок 65 обмена содержит приемопередатчики 118-121, элементы 122,123 коммутации, регистр 124, коммутатор 125, дешифратор 126 микрокоманд, формирователь 127 синхросигна з 14лов, элемент И 128, регистр 129 мик-рокоманд, элемент ИЛИ 130.На фиг. 9 показан пример реализации элементов 111, 122, 123 коммутации, которые содержат элементы И131, 132, элемент ИЛИ 133.Система работает следующим образом,В системе в качестве заявок могутбыть использованы идентифицированныевыборки параметров,.последовательнопоступающие в блок 1 памяти от многоканальных систем сбора информации.При этом каждая заявка представляетсобой совокупность номера (адреса)измерительного канала и выборки(значения параметра) по этому каналу,Номер канала используется в процессоре в качестве начального адресапрограммы обработки выборки.В работе системы можно выделитьдва процесса, которые происходятасинхронно: процесс приема заявок изблока 1 памяти в блоки 2 обработкидля последующей обработки, процесссобственно обработки заявок, которая производится в блоках 2 обработки.В свою очередь, в зависимостиот значения сигналов на шинах 14 задания реящма работы магистрали 7 задания режима работы системы каждыйблок 2 обработки может работать водном из двух режимов: в режиме параллельной обработки (применяетсядля каналов с обработкой выборок понезависимым алгоритмам) и в режимепоследовательной обработки (для каналов с обработкой выборок по взаимозависимым алгоритмам). Ниже (приописании работы системы) предполагается, что все каналы разбиты предварительно на группы по числу блоковобработки, причем номера каналоводной группы используются как адрес,по которым в соответствующих селекторах 6 каналов записаны "1", а поостальным адресам селекторов каналов записаны "0".Прием заявок на обработку.Для приема заявок на обработкукаждый блок обработки, который незагружен полностью, выставляет навыходе 13 запроса сигнал запроса.Запросы от блоков обработки по шине8 сигналов запроса поступают на входзапроса блока 1 памяти. При этомвыходы 13 запроса подключены к шине8 запросов по схеме МОНТАЖНОЕ (ПРО 51713 ВОДНОЕ) Ш 1 И так, что при отсутствиизапроса на выходе 13 хотя бы одногоблока 2 обработки сигнал запросана входе блока 1 памяти отсутствует,Этим обеспечивается обязательныйприем заявки, выданной из блока 1 водин из блоков обработки, а приэтом заявка не теряется.1 510 При наличии заявок и сигнала запроса на соответствующем входе блока 1 памяти последний выставляет на шинах 11, 12 адреса и данны.; коды номера канала и выборки очередной заявки и вьщает по шине 10 сигнал разрешения, длительность которого превышает время цикла локальной магистрали передачи сигналов блоков обработки. 15 20 Под действием сигнала разрешения,поступающего с выхода блока 1 памяти на синхровходы селекторов каналов, на выходе 18 селектора 6 каналов одного из блоков 3 выбора какалов обязательно устаавливается единичный сигнал разрешения, которыйпоступает на входы элементов И 2829соответствующего блока обработки.При этом цепь действия сигналов запроса от процессоров прерывается,т.к. на выходе элемента И 29 появляется нулевой сигнал. Таким образом,на время действия сигнала разреше ния по связи 18 ни один из процессоров не может осуществить захватлокальной магистрали передачи счгналов. Если на шине 36 отсутствуетсигнал занятости, то сигнал разреше ния проходит через элемент И 28,Если же сигнал разрешения по связи18 поступает в момент, когда локальная магистраль уже занята (на шине36 - единичный сигнал), то, посколь ку длительность сигнала разрешенияпревьдпает длительность цикла локальной магистрали, в момент снятия сигналазанятости в конце этого цикла сигналразрешения проходит на выход элемен та И 28. С выхода элемента И 28 сигнал поступает на вход разрешения первого процессора рассматриваемогоблока обработки и одновременно посвязи 15 поступает на стробирующие 55 входы приемопередатчиков 4 и 5 соответствующего блока выбора каналов.В результате информация с шин 12 и11 через приемопередатчики 4,5 посвязям 16,17 подается соответственно5 10 55 на шины 30,31 локальной магистралипередачи сигналов блока 2 обработки.Цепь распространения сигналаразрешения, поступившего на вход разрешения первого процессора 20 блока2 обработки, устроена таким образом,что этот сигнал проходит на вход45 записи блока 23 буферной памятиили на вход 43 операционного блокаодного из процессоров (какого именно зависит от режима работы блокаобработки) и разрешает запись данныхв соответствующий блок с шин 30, 31локальной магистрали передачи сигналов, По окончании действия сигналаразрешения локальная магистраль освобождается. Таким образом, процессприема заявок на обработку совмещенв общем случае спроцессом обработки заявок (независимо от режимаработы блоков обработки). Алгоритмработы системы при приеме заявок наобработку из блока 1 памяти показанна Фиг. 10,Работа блока обработки в режимепараллельной обработки заявок.В этом режиме на один блок обработки назначаются каналы, характеризующиеся обработкой выборок по независимым алгоритмам.Исходное состояние блока 2 обработки; все процессоры 20 свободны,блок 23 буферной памяти пуст (т.е.значение сигнала на выходе 48 равно "1", а на выходе 49 - "0"), значение сигнала на входе 14 заданиярежима работы равно "1". В этом случае каждый процессор вьщает сигналзапроса на выходе элемента ИЛИ 22,т.к. на выходе инвертора 26 сигнали 1равен 1 и он поступает на третийвход элемента ИЛИ 22, На первыйвход этого элемента поступает сигнал39 от блока 21 коммутации, которыйформируется из запросов последующихпроцессоров блока обработки. Сигналразрешения, поступающий на вход первого процессора блока обработки,проходит последовательно через всеблоки 21 коммутации и производитзапись очередной заявки в блок 23буферной памяти последнего процессоравыставившего запрос. При появлении в блоке 23 буферной памяти хотя бы одной заявки сигнал "Пуст" на выходе 48 становится равным "0", поэтому сигнал опроса с выхода 46 операционного блока 24 (ко 15 20 25 30 35 40 45 50 торый формируется операционным блоком 24 всякий раз, когда он освобождается от обработки очередной заявки) по связи 47 производит считывание очередной заявки из блока 23буферной памяти и включает операционный блок 24 в работу. Одновременно заканчивается сигнач опроса,поступивший с выхода 46 операционного блока. Если блок 23 буферной памяти пуст, то свободный процессор при отсутствии запросов от последующих процессоров может запускаться по связи 43, что позволяет производить прием заявки в операционный блок 24 непосредственно с шин 30, 31 локальной магистрали по сигналу разрешения, По номеру канала, считанному в операционный блок 24, определяется программа обработки заявки (номер первой выполняемой микрокоманды) . Если блок 23 буферной памяти заполнен, то сигнал,на выходе 49 этого блока становится равным "1", а на выходе 48 - "0", Поэтому сигнал на выходе элемента И 26 равен "0", что блокирует цепь прохождения сигнала разрешения на выход 45 блока 21 коммутации соответствующего процессора, т,е. цепь записи заявок в блок 23 буферной памяти этого процессора. При этом не формируется сигнал запроса по третьему входу элемента ИЛИ 22. В этом случае по окончании обработки заявки операционный блок 24 выставляет сигнал опроса на выходе 46, который с помощью элемента И 27 Формирует сигнал считывания из блока 23 буферной памяти и запуска операционного блока 24 (по связи 47), а с помощью элемента И 25 формирует сигнал запроса, не дожидаясь окончания цикла считывания из блока буферной памяти. Таким образом, в рассматриваемом случае осуществляется опережение запроса на "подкачку" блока буферной памяти (на один цикл считывания). Так как длительность обработки заявок в общем случае является величиной произвольной (случайной), то произвольной будет и последовательность включения процессоров 20 в работу по мере их освобождения. Тем самым обеспечивается непрерывность работы всех процессоров и отсутствие простоев в их работе при условии их непрерывной загрузки,7 14517 10 15 20 ЭО 35 40 45 формула из обре тения 1. Адаптивная система обработки данных, содержащая блок памяти и Н-блоков обработки, о т л и ч а ющ а я с я тем, что, с целью увеличения пропускной способности системы за счет повышения степени распараллеливания процесса обработки входного потока данных, в систему введены Х блоков выбора канала, каждый из которых содержит селектор каналов и два приемопередатчика, информационные входы-выходы первого и 50 55 Алгоритм работы блока обработки в режиме параллельной обработки пред ставлен на фиг, 11.Работа блока обработки в режиме последовательной обработки,В этом режиме на один блок обработки назначаются каналы, которые характеризуются обработкой выборок по зависимым алгоритмам. При этом каждая заявка последовательно обслуживается в каждом процессоре блока обработки по частям, начиная с первого процессора этого блока. 1Исходное состояние блока 2 обработки: все процессоры 20 свободны, блок 23 буферной памяти пуст (т,е. значение сигнала на выходе 48 равно "1", а на выходе 49 - "0"), значение сигнала на входе 14 задания режима равно 0. В этом режиме сигнал за проса на выходе каждого процессора 20 формируется так же, как и в параллельном режиме. Отличие состоит в том, что в последовательном режиме сквозная цепь прохождения запроса от предыдущего процессора к последующему от входа 42 на выход 39 блока 21 коммутации блокируется нулевым значением сигнала задания режима на входе 37 блока 21. Поэтому сигнал на первом входе 39 элемента ИЛИ 22 всегда равен "0". Таким образом, запросы на выходе 13 блока обработки в последовательном режиме формируются только от первого процессора 20 этого блока обработки. Появление сигнала разрешения на входе 38 разрешения блока 21 коммутации первого процессора инициирует запись заявки по связи 45 в блок 23 буферной памяти первого процессора 20 блока 2 обработки. Если блок буферной памяти первого процессора пуст в момент появления сигнала разрешения, то по связи 43 инициируется прием заявки с шин 30, 31 в операционный блок 24 первого процессора и ее обработка в нем. Если блок 23 буферной памяти не пуст, то сигнал опроса на выходе 46 первого процессора при его освобождении формирует сигнал по связи 47 который запускает операционный блок 24, а также передает в него из блока 23 буферной памяти очередную заявку, которую блок 24 начинает обрабатывать по соответствующему алгоритму час 13 8тичной обработки. При этом сигналопроса с выхода 46 блока 24 снимается.Блок 24 выполнения операций первой кго процессора 20 блока 2 обработки,выполнив первую часть алгоритма обработки заявки, выдает с выхода обращения по связи 44 сигнал обращенияв блок 21 коммутации. Если при этомна входе 42 запроса блока 21 имеетсясигнал запроса от второго процессора,то блок 21 выдает с выхода 41 сигналразрешения, поступающий на вход разрешения блока 21 второго процессораблока 2 обработки. По этому сигналуво втором процессоре происходят такиеже действия, что и в первом процессоре. При этом в операционном блоке24 второго процессора выполняютсявторые части алгоритмов обработкизаявки,Аналогичным образом происходитработа остальных процессоров 20 блока 2 обработки в последовательномрежиме. Алгоритм работы процессоров20 блока обработки в режиме последовательной обработки показан наФиг, 12,Режимы работы блоков обработкиустанавливаются от внешних устройствпутем установки соответствующихсигналов на шинах 14 задания режимаработы магистрали 7 задания режимаработы системы. Таким образом, всистеме может быть организовано несколько различных режимов обработки,что позволяет системе эффективноадаптироваться к входным потокамразной структуры. Логика Формирования сигналов, управляющих работойпроцессоров 20 в нужном режиме блока 2 обработки реализуется в блоке21 коммутации, а также в элементахИЛИ 22 и 25-27.1451второго приемопередатчиков каждого из И блоков выбора каналов подключены соответственно к входам-выходам данных и адреса блока памяти, информационный вход селектора каналов каждого из И блоков выбора каналов подключен к входу-выходу адреса блока памяти, выход разрешения которого подключен к синхровходу селектора каналов каждого иэ Я блоков выбора канала, выход селектора каналов -го блока выбора каналов (=1, ,В) подключен,к входу разрешения -го блока обработки, входы-выходы первого и второго приемопередатчиков -го блока выбора каналов подключены соответственно к входам-выходам данных и адреса -го блока обработки, выход разрешения которого подключен к входам разрешения первого и второго приемопередатчиков 1-го блока выбора каналов, выход запроса каждого иэ И блоков обработки подключен к входу запроса блока памяти, входы задания режима каждого из М блоков обработки являются соответствующими входами системы,ь, группа входов 1выходов адреса, данных и управления каждого из И блоков обработки является входом-выходом системы.2. Система по п, 1, о т л и ч аю щ а я с я тем, что блок обработки содержит 1 процессоров и два двухвходовых элемента И, причем первый вход первого элемента И и первый инверсный вход второго элемента И являются входом разрешения блока 1 З 1 Ообработки, выход первого элемейта Иподключен к входу разрешения первого процессора и является выходомзапроса блока обработки, выход разрешения 1-го процессора являетсявходом разрешения (1+1)-го процессора, выход запроса первого процессораявляется выходом запроса блока обработки, вход запроса 1-го процессораподключен к выходу запроса (1 Ф 1)-гопроцессора, входы задания режимакаждого из Е процессоров объединенымежду собой и являются выходом зада ния. режима блока обработки, входывыходы данных и адреса каждого из Епроцессоров соединены между собойи являются соответственно входамии выходами данных и адреса блокаобработки, выходы сигналов запросакаждого из Е процессоров соединенымежду собой и подключены к входувторого элемента И, выход которогоподключен к входу захвата первого 2 ч процессора, выход ответа 1-го процессора подключен к входу захвата(1+1)-го процессора, входы-выходызанятости каждого из Ь процессоровсоединены между собой и подключенык второму инверсному входу первогоэлемента И, входы-выходы сигналоввыдачи и приема каждого из Е процессоров объединены между собой, входывыходы данных адреса, выдачи приема,занятости, выход запроса каждогоиз Е процессоров и выход ответа Е-гопроцессора являются соответствующимивходами-выходами блока обработки.