Устройство для контроля цифровых блоков

СОЮЗ СОВЕТСНИХ ЦИАЛИСТИЧЕСНИХ СПУБЛИН 06 Р 11 0 ЗОБРЕТЕНИЯ ПИС ЕЛЬСТВУ К АВТОРСКОМ 84313/24-24(56) Яковлевхастические вЛ.: МашинострАвторскоеУ 1042023, кл Стоины,.В., Фе числит доров Р.Фельные маш1974.ельство ССР 11/00,ение, виде т С 06 Р 9(54) УСТРОЙСТВО ДЛВЫХ БЛОКОВ(57) Изобретениелительной техникеройствам автоматицифровык объектов Я КОНТРОЛЯ ЦИФРО с ф тносится к вычи в частности к уст"ского контроляи может быть исЮ (О ОСУДАРСТВЕННЫЙ НОМИТЕТ СССР ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТЮ,ЯО,) 1260961 пользовано для высокочастотной функциональной проверки узлов ЭВМ, построенных с использованием микросхембольшой степени интеграции. Цельизобретения - повышение быстродействия устройства и увеличение глубиныконтроля за счет изменения в широкихпределах вероятностных и временныхпараметров генерируемых им последовательностей. Устройство содержитблок выкодных регистров, проверяемыйи эталонный цифровые блоки, блоксравнения, три блока памяти, блокмультиплексоров, генераторов тестов,блок ввода, блок вывода, блок управления, коммутатор, два блока сумматоров по модулю два, блок трехразрядных регистров, группу элементов И.1 з.п. ф-лы, 19 ил.счетчика, первым входом третьего элемента И и вторыми входами первого и второго элементов И, выход третьего элемента И соединен с первым входом первого элемента ИЬИ, выход кото-рого соединен с входом третьего элемента задержки, К-входом Т-триггера и входами сброса первого и второго счетчиков, выход третьего элемента задержки соединен с Б-входом тригге 10 ра фазы, прямой выход которого соединен с управляющим входом коммутатора, с третьими входами первого и второго элементов И и является шестым выходом блока управления инверсный выход триггера фазы соединен с вторым входом третьего элемента И, первыми входами четвертого и пятого элементов И и с первыми входами элементов И первой и второй групп, выходы элементов И первой группы соединены с вторыми входами элементов ИЬИ первой группы, ныходь элементов И второй группы соединены с вторыми входами элементов ИЬИ второй группы, выхо - ды четвертого и пятого элементов И соединены соответственно с третьим и четвертым информационными входами коммутатора, первый и второй выходы которого являются соответственно 30 седьмым и восьмым выходами блока управления, выход четвертого элемента задержки соединен с входом сброса третьего счетчика, инверсные выходы разрядов которого соединены с пер- З 5 вой группой входов первого блока элементов сложения по модулю два, вторая группа входов которого через переключатели подключена к шинам нулевого и единичного потенциалов, груй па выходов первого блока элементов сложения по модулю два соединена с входами шестого элемента И, выход которого соединен с входом четвертого элемента задержки, К-входом триг гера фазы, первыми входами второго, третьего и четвертого элементов ИЛИ, выходы которых соединены со счетными входами соответственно четвертого, пятого и шестого счетчиков, выходы 50 разрядов четвертого и пятого счетчиков соединены с вторыми входами элементов И соответственно первой и второй групп, выход шестого счетчика является девятым выходом блока управ-Ы ления, выход шестого элемента И соединен со счетным входом седьмогосчетчика и является третьим выходомблока управления, инверсные выходыразрядов седьмого счетчика соединеныс первой группой входов второго блока элементов сложения по модулю два,вторая группа входов которого через переключатели подключена к шинамнулевого и единичного потенциалов,группа выходов второго блока элементов сложения по модулю два соединена с входак седьмого элемента И,выход которого соединен с входомразрешения генератора тактовых импульсов, выход первого генератораодиночных импульсов соединен с входами синхронизации первого и второготриггеров и с вторыми входами второго, третьего и четвертого элементов ИЬИ, информационные входы первого и второго триггеров через переключатели подключены к шинам Нулевого и единичного потенциалов, выходыпервого и второго триггеров соединены с вторыми входами соответственночетвертого и пятого элементов И,выход второго генератора одиночныхимпульсов соединен с входами синхронизации триггера режима адресациии триггера чтения-записи, входамисброса четвертого, пятого, шестогои седьмого счетчиков и вторым входомпервого элемента ИЛИ, информационныевходы триггера режима адресациии триггера записи-чтения через переключатели подключены к шинам нулевого и единичного потенциалов, выходы триггера режима адресации итриггера записж-чтения являются соответственно десятым и вторым выходами блока управления, выходы третьего, четвертого и пятого генератороводиночных импульсов являются соответственно первым, вторым и третьимразрядами одиннадцатого гыхода блока управления, выход шестого генератора, одиночных импульсов являетсядвенадцатым выходом блока управления,выходы генератора тактовых импульсов,седьмого и восьмого генераторов одиночных импульсов являются соответственно первым, вторым и третьим разрядами первого выхода блока управления,1260961 78 Ванюхиник Корректор С. Чер едактор Т. Парфенов оставитель ехред Л.Оле 6 одписное 1еское предприятие, г. Ужгород, ул. Проектная, 4 Производственно-поли з 5233/50 Т ВНИИПИ Государствен по делам изобрете 1 13035, Москва, Ж, ного кний иРаушск 1митета СССРткрытийя наб., д.25 50 Изобретение относится к вычислительной технике и, в частности, к средствам автоматического контроля цифровых объектов, и может быть использовано для высокочастотной функциональной проверки узлов ЭВМ, построенных с использованием микросхем большой степени интеграции.Цель изобретения - повышение быстродействия устройства и увели 1 О чение глубины контроля эа счет изменения в широких пределах вероятностных и временных параметров генерируемых им последовательностей.На фиг.1 приведена структурная схема устройства, на фиг2 - Функциональная схема одного разряда блока выходных регистров, на Фиг.З функциональная схема одного разряда блока сравнения; на Фиг,4 - Функцио 20 нальная схема одного разряда третьего блока памяти, а также функциональные схемы второго блока сумматоров, по модулю два и группы элементов И; на фиг,5 и 6 - функциональные схемы одного разряда второго и первого блоков памяти; на Фиг,7 - функциональная схема одного разряда блока мультиплексоров; на фиг.8 - функ 30 циональная схема генератора псевдослучайных тестов; на фиг.9 - функциональная схема одного разряда коммутатора, на фиг.10 - функциональная схема одного разряда первого блока сумматоров по модулю два; на Фиг.11- З 5 функциональная схема одного разряда блока трехразрядных регистров; на фиг.12 - функциональная схема блока 12 управления; на фиг.13 и 14 - функциональные схемы генератора тактовых 40 импульсов и генератора одиночных импульсов соответственно; на фиг.15 - временная диаграмма работы блока управления; на фиг, 16 - временная диаграмма, иллюстрирующая работу -го 45 разряда устройства при формировании синхронизирующей последовательности; на фиг,17 -19 - эквивалентные схемы устройства в различных режимах его работы.устройство для контроля цифровых блоков (Фиг.) содержит блок 1 выходных регистров, проверяемый 2 и эталонный 3 цифровые блоки, блок сравнения 4, первый 5, второй 6 и 55 третий 7 блоки паюти, блок мультиплексоров 8, генератор тестов 9, блок ввода 10, блок вывода 11, блок 12 управления; 12.1 - 12.12 - первый-двенадцатый выходы блока управления, коммутатор 13, первый блок 14 сумматоров по модулю два, блок 15 трехразрядных регистров, вход 16 кода логического нуля устройства, второй блок 17 сумматоров по модулю два и группу элементов И 18, вход пуска 19 устройства.Схема любого х-го разряда блока 1 выходных регистров содержит, (фиг.2) триггер 20 данных, триггер 21 маски, триггер 22 коммутации, элементы И 23 и 24, а также двухвходовый сумматор 25 по модулю два.Каждый разряд блока сравнения (фиг.З) содержит элемент И 26, сумматор 27 по модулю два, элемент И-НЕ 28.Генератор тестов (Фиг.8) содержит сдвиговый регистр 29 и сумматор 30 по модулю два.Блок управления (фиг,12) содержит генератор тактовых импульсов 31, восемь генераторов одиночных импульсов 32.1-32.8, семь двоичных счетчиков 33 . 1-33 . 7, триггер фазы 34, первый триггер ТС 1 35, второй триггер ТС 2 36. Т-триггер 37 со счетным входом, триггер 38 чтения-записи, триггер 39 режима адресации, тумблерные наборы 40 и 41, одиночные тумблеры 42. 1-42.4, одиночные шестой элемент И 43, первый - пятый элементы И соответственно 44-48, Седьмой элемент И 49, коммутатор 50 первую группу элементов ИЛИ 51, вторую группу элементов ИЛИ 52, первую 53 и вторую 54 группы элементов И, первый 55 и второй 56 блоки элементов сложения по модулю два, первый - четвертый элементы ИЛИ соответственно 57-60, первый - четвертый элементы задержки соответственно 61-64.Генератор тактовых импульсов 31 (фиг.13) содержит инверторы 65. 1- 65.3, резистор 66 и емкость 67.Каждый из генераторов одиночных импульсов 32 (фиг.14) содержит инвертор 68, резисторы 69.1-69.3 и ем- кость О.Каждый из блоков 1,4- 8,13-15 состоит из и идентичных схем-разрядов,каждая из которых соответствует одному выводу проверяемого и эталонного цифрового блока. Величина и определяется числом выводов у проверяемого цифрового блока, причемдля большинства цифровых узлов ЕС ЭВМ и = 192.Триггер 20 данных служит для хранения сигнала, подаваемого в текущем такте проверки на вход проверяемого блока или эталонного значения вьмодного сигнала проверяемого объекта, или единичного значения в разрядах выходов проверяемого блока.Триггер 2 1 маски совместно с двух 1 О входовым сумматором 25 по модулю два разрешает или запрещает прием информации в триггер 20 данных в зависимости от того, каким входом является д-й вход проверяемого цифрового объекта. Если 1.-й вход является входом синхронизирующих сигналов, на триггер 21 маски записывается ноль, в случае информационного входа на триггер 21 записывается единица. Кроме того, триггер 20 -го разряда позволяет исключить из проверки 1.-й вывод проверяемого блока при сравнении реакции.Триггер 22 коммутации определяет25 функцию -го разряда в текущем такте: подача сигнала на вход объекта или опрос его выходного сигнала. В последнем случае он переводит элементы И 23 и 24 в высокоимпедансное сос- ЗО тояние вьмода.Элемент И 26 служит для выбора способа проверки состояния д-го вывода проверяемого объекта 2, а именно: сравнение с состоянием вывода 35 эталонного объекта 3 или с состоянием триггера 20 данных. Сравнение эталонного значения с реальным осуществляется на сумматоре 27 по модулю два. Элемент И-НЕ 28 служит для 40 организации процедуры исключения из проверки -го вывода проверяемого цифрового блока 2.Сверхоперативная память д-го разряда состоит нз трех одноразрядньм 45 запоминающих устройств с управлением по входу записи-чтения и по адресным входам 5-7. СОЗУ 1-5 служит для хранения масок сравнения, масок приема в триггеры 20 данных, сигналов син хронизации, управляющей информации для блока 15, а также информации, обеспечивающей оперативное переключение каналов связи с объектами проверки на прием или выдачу сигналов 55 (фиг.6). На информационный вход СОЗУ 1-5 подключен выход 14,1 блока 14 сумматоров по модулю два, на адресные входы подключен выход 12.4блока 12 управления, а на вход записи-считывания - выход 12,2 блока 12(фиг.6). СОЗУ 2-6 служит для хранениясигналов синхронизации, значениядетерминированных тестов и др. Навходы СОЗУ 2-6 (фиг.5) подключенывыходы 12.2 и 12,5 блока 12 управления и выход 8. 1 1.-го мультиплексораблока 8. СОЗУ 3-7 служит для хранения детерминированных тестов, управляющей информации для формирования псевдослучайных тестов и другойуправляющей информации (фиг.4). На .входы СОЗУ 3-7 подключен выход 12,2блока 12 управления, вьмод 8. 1 х-гомультиплексора блока 8 и выходы 17,1второго блока 17 сумматоров по модулю два.В каждый -й разряд блока 8 мультиплексоров входит восьмивходовоймультиплексор (фиг.7) с тремя управляющими входами, с помощью которыхпроизводится выбор источника данных.В зависимости от кода, сформированного на -м трехразрядном регистре(15), на выход мультиплексора может передаваться информация с выхода 10.1 ввода, с выхода 9.1 генератора 9 псевдослучайных тестов, с выхода 4, 1 блока 4 сравнения, с выходов 5. 1, 6.1, 7.1 первого 5, второго 6 и третьего 7 блоков сверхоперативной памяти, а также с выходов 1.2 и 16.1 блока 1 и генератора (16) логического уровня нуля.Генератор 9 псевдослучайных тестов служит для формирования последовательностей и+1 -разрядных псевдослучайных чисел, где 1 - количество адресных входов третьего блока 7 сверхоперативной памяти. Подобный генератор реализуется на сдвиговом регистре 29 с обратной связью. Вид обратной связи определяется видом порождающего полиномаЧ(х) -Мос,х Юос х Вфос, х гдето.,Е 0,13 " = 1 и+На фиг.8 показан чаиболее часто используаья 1 й вариант генератора 9 тестов, обратная связь 30 которого описываешься трехчленным полиномом видаЧ(х) =. 1+х + хНа управляющий вход генератора 9 псевдослучайных тестов подключен выход 12.3 блока .12 управления. При126096включении питания регистр 29 устанавливается в единичное состояние.Блок 10 ввода служит для загрузки тестов в сверхоперативную память,кроме того, в сверхопера.тивную память загружается вся управляющаяинформация. В качестве конкретнойтехнической реализации блока 10 может быть мини-ЭВМ, устройство вводас перфоленты, магнитной ленты и т.д. 10В простейшем случае блок 10 содержит и двухпоэиционных тумблеров,накоторых набирается двоичный код вводимых данных.Блок 11 вывода в наиболее просотом исполнении имеет лишь п-разрядный регистр и средства индикацииего состояния. В более сложных случаях блок 11 может содержать миниЭВМ устройства вывода на экран и 20на машинные носители.Генератор тактовых импульсов 31собран на трех инверторах с отрицательной обратной связью, а генератородиночных импульсов - на одном инверторе с конденсатором по входу(фиг.13 и 14).Перед началом функционированияблока 12 управления на триггера35 -38 записывается информация, набранная на одиночных тумблерах42.1-42.4 под действием одиночныхимпульсов, сформированных на выходах генераторов одиночных импульсов 32,1 и 32.2, Значение записывае- З 5мой информации определяется режимами, выполняемыми устройством контроля цифровых блоков,Одновременно с записью информации на триггеры 39 и 38 под дейст" 40вием одиночного импульса, сформированного на выходе блока 32.2, происходит обнуление содержимого счетчиков 33.1-33,7, установка в нольтриггера 37 и установка в единицу 45триггера 34 фазы. На тумблерномнаборе 40 набирается код, определяемый количеством тактов синхронизации, а на тумблерном наборе41 - код, определяемый числом тактов проверки цифрового блока(фиг.12 и 13) блох 12 управленияфункционирует в соответствии с временной диаграммой, приведенной нафиг,15, где показано функционирование основных его узлов. Так, на диа 1 аграмме 1 (фиг.15) показана временнаядиаграмма на выходе генератора тактовых импульсов, на диаграмме 2 - выходная последовательность триггера37. Последовательности с выходовтриггера 37, задержанные на линияхзадержки (фиг.12 и диаграммы 3 и 4на фиг.15), через элементы И и ИЛИпоступают на седьмой и восьмой выходы блока управления (диаграммы5 и 6 на фиг.15), После отработкисинхрониэирующих последовательностейна элементе И 43 формируется одиночный импульс, который переключает состояние триггера фазы (диаграммы 8и 9 на фиг,15). Кроме того, импульс,сформированный на выходе элементаИ 43 (диаграмма 7 на фиг15), поступает на входы счетчиков 33.4-33.7,содержимое которых увеличиваетсяна единицу.Таким образом, блок 12 управленияФормирует временные диаграммы импульсов, подаваемь.х на управляющиевходы остальных блоков устройстваконтроля цифровых блоков.Коммутатор 13 состоит из и элементов 2-3 И-ИЛИ, к управляющим входамкоторых подключены выходы 12.7 и12.8 блока 12 управления, к информационным входам которых подключенывыходы 5.1, 6,1 и 8.1 соответственноблоков 5-6,8Выходы элементов2-ЗИ-ИЛИ подключены к входам блока14 (Фиг.9) .Блок 14 состоит из н двухвходовыксумматоров по модулю два, на входыкоторых подключены выходы блоков 13и 7 (фиг.10),Элементы блоков 13 и 14 в совокупности позволяют выполнить пораз рядные логические операции И, ИЛИ,НЕ, М 2.Блок 15 состоит из и трехразрядныхрегистров, на которые записываетсякод, определяющий номер устройства,подклоченного к блоку 8, выход которого подключается на выход блока 8.На входы блока 15 подключаются выходы блоков 5 и 12, а именно: 5,1,12 . 11 и 12 . 12, Выход блока 15 подключается на вход блока 15 . 1 (фиг. 1 1) .Блок 17 состоит из 1 двухвходовых сумматоров по модулю, выходы которых подключены к адресным входамблока 7, к входам которых подключенвыход 12.9 блока 12 управления ивыходы элементов И блока 18, коли 126096110 15 чество которых также равняется 1 (фиг.4) .Блок 17 в совокупности с блоком 18 служит для формирования на адресных входах блока 7 или последовл тельно изменяющихся адресов, или псевдослучайных адресов.Устройство работает следующим образом.Перед началом проверки с помощью блока 12 управления и блока 10 ввода производится загрузка тестов и другой информации. Первоначально обнуляется содержимое элементов памяти блоков 1,5,6 и 7, для чего на выходе генератора одиночных импульсов 32,6 формируется одиночный импульс, который устанавливает элементы памяти трехразрядного регистра (15) в единичное состояние. В этом случае на выход мультиплексоров блока 8 будет подключен вход 16 кода логического уровня нуля устройства. Последовательно изменяя адре 25 са блоков 5-7 сверхоператизной памяти путем формирования одиночных импульсов генератором одиночных импульсов 32.1 во все ячейки памяти указанных блоков записывается логический ноль. Подобным образом обнуляется содержимое регистров блока 1 с использованием генераторов одиночных импульсов 32.7 и 32.8.Далее в блоки 5-7 ь-го разряда записывается исходная информация, Э 5 которая определяется режимом д-го разряда устройства, для чего в блок 15 записывается нулевой код, который обеспечивает передачу через мультиплексор информации, формируемой на 40 выходе блока 10 ввода, В процессе загрузки исходной информации на выходе триггера 38 блока 12 формируется единичный уровень, обеспечиваю-. щий запись информации в блоки 5-7. 45Управляющая информация на триггеры 21 и 22 и начальный код на триггер 20 -го разряда записывается с выхода блока 5, откуда также форми 15 уется информация, подаваемая на 50 входы блока 15.После занесения необходимой информации в блоки 1,5,6,7 и 15 выполняется процедура установки элементов памяти блока 12 в состояния, 55 определяемые режимом проверки цифрового блока, для чего триггер 39 устанавливается в нулевое состоякие. Подобным образом в заданныесостояния устанавливаются остальные триггеры блока 12, а также счетчики и тумблерные наборы.После завершения ввода начинается сам процесс высокочастотной проверки цифрового блока 2. Для этого,путем переключения тумблера "Пуск"в нулевое положение начинают формироваться управляющие импульсы на выходе блока 12Функционирование устройства контроля цифровых блоков в каждом тактеосуществляется за две фазы (фиг.15) .В течение первой фазы отрабатываются синхронизирующие сигналы, во второй фазе на выходной регистр блока1 записывается очередной тестовыйнабор.Рассмотрим функционирование х-горазряда устройства в зависимости отпоследовательности, которую необходимо формировать на его выходе.Генерирование произвольной последовательности синхронизирующих сигналов,Синхросигналы, необходимые дляфункционирования проверяемого блока,подаются на него в первой фазе, Дляорганиэации генерирования синхросигналов по -му разряду предварительно необходимо записать логический коль ка триггер маски 2 1 и логическую единицу на триггер 22. Крометого, в блоки 5 и 6 д-го разрядазаписывается информация с синхронизирующей последовательности импульсов. Рассмотрим процедуру формирования подобкой информации для случаясинхронизирующей последовательности,приведенной на фиг.16 а. На фиг.16 бприведена последовательность импульсов, формируемых на первом выходеблока 12, код действием которых навыходном триггере 20 должна бытьсформирована синхрокизирующая последовательность, представленная нафиг.16 а. Под действием управляющихсигналов, сформированных на седьмоми восьмом выходах блока 12 управления, на О-вход триггера 20 через блоки 13 и 14 подключаются выходы блоков6 и 5. Причем при подаче нечетныхймпульсов последовательности 16 б ковходу триггера 20 подключается блок6, а по четным импульсам - блок 5.Адреса ячеек памяти блоков 6 и 5 изменяются, соответственно, по четными нечетным импульсам (фиг.12 и 15). Таким образом, по первому импульсу (фиг.16 б) на выходной триггер 20 записывается содержимое нулевой ячейки блока 6,которое согласно фиг.16 а 5 должно равняться нулю. Под действием первого импульса увеличивается адрес блока 5 на единицу, По приходу второго импульса на триггер 20 записывается содержимое первой ячейки памяти блока 5 и изменяется на единицу адрес блока 6. Согласно фиг,16 а в первой ячейке памяти блока 5 должна быть записана единица, а в первой ячейке блока 6 - ноль. Далее, рассуждая подобным образом, видно, что во вторые ячейки памяти блоков 5 и 6 должны быть записаны, соответственно ноль и единица.Для записи информации с синхронизирующей последовательности (фиг.16 а) эта последовательность кодируется нулями и единицами (фиг,16 в), На основании фиг.16 в формируется информация, которая записы 25 вается в д-е разряды блоков 5 и 6. Так, в блок 5, начиная с первой ячейки памяти, записывается код 1000 (фиг.16 д), а в блок 6, начиная с нулевой ячейки - код 001 (фиг,16 г) .Процесс подачи записанной информации на выходной триггер 20 1-го разряда обеспечивается тем, что на выходе -го мультиплексора блока 8 формируется нулевой уровень за счет 35 коммутации на его выход генератора логической единицы. При этом трех- разрядный регистр -го разряда пред - варительно устанавливается в состоя" ние 111 Кроме того, на вход блока 40 19 подается нулевой уровень с выхода триггера 39 блока 12, что обеспечивает чтение нулевой ячейки блока 7 -го разряда, где хранится значение логического нуля. Таким обра зом, с выхода -го разряда блоков 8 и 7 на входы блоков 13 и 14 подаются логические нули.Эквивалентная схема устройства контроля цифровых блоков (.-го раз ряда) с учетом предварительно записанной информации, обеспечивающей режим формирования синхронизирующей последовательности, будет иметь вид, изображенный на фиг.17, На вход В - 55 триггера 20 (фиг,17) поступает пбследовательность синхрониэирующих импульсов с первого выхода блока 12. На входы блока 13 поступают последовательности, сформированныена седьмом и восьмом выходах блока12 управления.Генерирование псевдослучайнойпоследовательности У; с вероятностьюР(У, =1) =0,5 по 1-му каналу генератора.Изменения информации на триггере20 блока 1 выходных регистров будетпроисходить во второй фазе, для чего на триггер 21 маски предварительно записывается единица, на триггер22 также записывается единичное значение. В блоки 5 и 6 сверхоперативной памяти записывается единица вовсе ячейки памяти. На 1-м разрядеустройства в блоке 15 записываетсякод 001, под действием которого навыход -го мультиплексора блока 8 подключается -й выход генератора псевдослучайных тестов, по которому формируется равновероятная двоичнаяцифра х, с вероятностью р(х, =1)=0,5.Содержимое блока 7 сверхоперативнойпамяти может состоять иэ всех единицили из всех нулей.Эквивалентная схема устройстваконтроля цифровых блоков (д-го разряда) с учетом предварительно записанной информации будет иметь вид, представленный на фиг.18. На -й элемент2-ЗИ-ИЛИ блока 13 подаются значениялогических единиц с блоков 5 и 6,а также единичные уровни, сформированные на седьмом и восьмом вь 1 ходахблока 12 управления, Указанный режимформирования псевдослучайной последовательности по -му каналу обеспечивается и при подаче на седьмой ивосьмой выходы блока 12 управлениякомбинаций 01 и 10.,Анализ схемы, приведенной нафиг.18, показывает, что У = Х и следовательно: Р(У, =1)=0,5, так какр(х; =1)=0,5,Формирование псевдослучайнойпоследовательности У; с вероятностьюР(У. =1) =0,5 может быть реализованои другим способом, для чего в блокисверхоперативной памяти 5 и 6 записывается нулевая информация, а в блок7 записывается половина нулей и половина единиц. Содержимое х-го регистра блока 15 безразлично, Триггер39 блока 12 управления устанавливается в единичное состояние. При этомна адресные входы блока 7 (фиг.4) по 126096150 55 дается поразрядная сумма по модулю два псевдослучайного 1-разрядного кода с очередным адресом, сформированным в блоке 12 на девятом выходе. Таким образом, с очередным адресом 5 б.ока 7 в каждом такте проверки цифрового блока будет появляться псевдослучайный код с равной вероятностью, принимающий одно из возможных значений. Поэтому на выходе блока 7 будет равновероятно формироваться значение нуля и единицы,что в итоге обеспечит псевдослучайную последовательность У, с вероятностью р(У, =1)=0,5.Генерирование псевдослучайной по следовательности У с вероятностью р(У; =1) 0,5 по 1-му разряду устройства контроля цифровых блоков.Для организации генерирования псевдослучайной последовательности ф 20 У; с вероятностью р(У, =1) 0,5 предварительно необходимо записать единицу на триггер 21 маски и на триггер 22,Для случая, когда р(У,=1 К 0,5 на входах .-го элемента 2-ЗЙ-ИЛИ блока 13 формируются переменные, обеспечивающие нулевой уровень на его выходе и для случая Р(У =1)10,5 обеспечивается единичное значение на его ЭО выходе. В -е СОЗУ блока 7 записывается такое копичество единиц, кото- которое обеспечивает требуемую вероятность.Для случая Р(У; =1)(0,5 заданная 35 вероятность представляется выражениемЪР (У =1)=- 11 где а - емкость СОЗУ блока 7,Ь - количество единиц, записанных в -е СОЗУ блока 7.Для случая Р(У; =10,5 заданная вероятность представляется выражениемР(У. =1) =1-,Обеспечение вероятности Р(У =1) больше или меньше 0,5 возможно и в случае формирования логического нуля на выходе 1-го элемента 2-ЗИИЛИ, однако при этом необходимо записывать в СОЗУ -го разряда блока 7 большее количество единиц при Р(У; =10,5.Генерирование псевдослучайной последовательности У,. с вероятностью Р(71=1)=0,5 по 1-му разряду устройства и с вероятностью р(1)переключения выходйого сигналана противоположный.Для организации работы устройства для контроля цифровых блоковв данном режиме предварительно необходимо записать единицу на триггеры21 и 22, а на д-й регистр блока 15записать код 110, под действиемкоторого единичный выход триггера20 3.-го разряда подключается черезэлемент И 23 блока 1 и 1-й мультиплексор блока 8 на вход -го сумматора по модулю два блока 14,Экивалентная схема устройствадля контроля цифровых блоков (х-горазряда) с учетом предварительнозаписанной информации будет иметьвид, представленный на фиг.19,Значения содержимого триггеровТС 1 и ТС 2, 35 и 36, а также информация, хранимая в СОЗУ 1 и СОЗУ 2блоков 5 и 6 должна обеспечиватьпрохождение сигналов с выхода -гомультиплексора блока 8 на вход.-го сумматора по модулю два (14),через д-й элемент 2-ЗИ-ИЛИ блока 13 .Кроме того, с выхода триггера 39блока 12 управления на входы двухвходовых элементов И 18 поступаетразрешающий потенциал, которыйобеспечивает формирование псевдослучайных адресов с выходов блока9. Причем адреса равновероятно могут принимать любое из возможныхзначений.Для задания требуемой вероятностир(Й) переключения выходного сигналана противоположный в СОЗУ 3 блока7 (1-й разряд) записывается Ь единиц, количество которых определяется из соотношения р(Е) =Ь/д. ПриЬ=8 в каждом такте содержимое триггера 20 1-го разряда устройства меняется на противоположное, при Ь=Осодержимое триггера 20 неизменно,при Ъ д/2 состояние триггера 20меняется на противоположное с вероятностью 0,5 и так далее,Дискретность изменения вероятности р(Й) и вероятности Р(У, =1) в ре. жимах 4 и 3 определяется емкостью СОЗУ и равняется 1/. Так, для я=256 дискретность изменения вероятности равняется 1/256Генерирование псевдоцкклических кодов,12609 13 1+2 О 1 О 1 0 1 2 О 0 СО О Оааа Псевдоциклические коды - это такие коды, в которых в каждый конкретный момент времени возможно изменение только одного двоичного разряда кода (7)Таким образом, соседние коды псевдоциклических кодовотличаются только в одном разряде.Для организации работы устройства для контроля цифровых блоков вуказанном режиме необходимо первоначально определить номера разрядов,на выходах которых должен Формироваться псевдоциклический код,Предположим, псевдоциклическийкод необходимо генерировать по выкодам -го, ь.+1, +2+С+1 разрядов, хотя в общем случае формирование псевдоциклического кода можетосуществляться и по выходам разрядов с произвольными номеоами.На триггеры 21 маски -го,д+1-го,и х+С-го разряда устройства записывается единица, на триггеры 22указанных разрядов также записывается единичное значение. Подобно каки в режиме 4 на выходах элементов2-ЗИ-ИЛИ обеспечивается единичныйуровень, 4 оме того, на регистрыблока 15 записывается код 110, поддействием которого обеспечивается 30связь выхода триггера 20 со входами сумматоров по модулю два (14)х-го, +1-го, и 1+С-го разрядов. В ССЗУ 3-7 указанных разрядовциклически записывается следующая З 5информация:1 141 15Таким образом, только на выходе одного СОЗУ 3 из С будет считываться единичное значение при любом значении адресаАдрес СОЗУ 3 блока 7 в данном ре- О жиме формируется как псевдослучайное равномерно распределенное число подобно как и в режиме 4,Кроме рассмотренных режимов устройство для контроля цифровых блоков 55 позволяет формировать последовательности типа бегущий коль и бегущая единица, формировать сигналы типа б 1 14"сопзс 0" и "сопя 1", генерировать в случайнбй последовательности только несколько определенных кодов, запрещать появление на выходах устройства определенного множества кодов и т.д.Все перечисленные режимы работы устройства могут реализовываться одновременно, но для разных его разрядов.Увеличение частоты проверки цифровых блоков осуществляется за счет увеличения частоты формирования синхрониэирующих импульсов. Формула изобретения,Устройство для контроля цифровых блоков, содержащее блок выходных регистров, эталонный цифровой блок, блок сравнения, первый, второй и третий блоки памяти, блок мультиплексоров, генератор тестов, блок ввода, блок вывода и блок управления, причем первая группа информационных выходов блока выходных регистров подключена к группе входов контролируемого цифрового блока и к первой группе информационных входов блока сравнения, вторая группа информационнык выходов блока выходных регистров подключена к группе входов эталонного цифрового блока и второй группе информационных входов блока сравнения, первая и вторая группы разрешающих входов которого соединены соответственно с третьей и четвертой группами информационных выходов блока выходных регистров, первый выход блока управления соединен с входом синхронизации блока выходных регистров, второй выход блока управления соединен с входами запись-чтение блоков памяти, третий выход блока управления соединен с входом синхронизации генератора тестов, выходы первого блока памяти соединены с первой группой информационных входов блока выходных регистров, четвертый и пятый выходы блока управления соединены соответственно с адресными входами первого и второго блоков памяти, выходы блока ввода соединены с первой шиной разрядов группы информационных входов блока мультиплексоров, вторая и третья группы разрядов группы информационных входов блока мультиплексоров соединены соответственно10 с первой группой информационных выходов генератора тестов и с выходом блока сравнения соответственноотличающееся тем, что,с целью повышения быстродействия 5устройства и увеличения глубины контроля за счет изменения в широкихпределах вероятностгых и временныхпараметров генерируемых им последовательностей, устройство содержиткоммутатор, первый и второй блокисумматоров по модулю два, блок трехразрядных регистров и группу элементов И, причем группа выходов коммутатора соединена с первой группойинформационных вхоцов первого блокасумматоров по модулю два, выходыкоторого соединены с второй группойинформационных входов блока выходных регистров, ра 1 решающий вход кото рого соединен с шестым выходом блокауправления, седьмой и восьмой выходы которого соединены соответственно с первым и вторым управляющимивходами коммутатора, первая, втораяи третья группы информационных входов которого соединены соответственно с выходами первого и второго блоков памяти и блока мультиплексоров,выходы которого соединены также с 30информационными входами второго итретьего блоков памяти и информационными входами блока вывода, выходы третьего блока памяти соединеныс Второй группой информационных Вхо 35дов первого блока сумматоров по модулю два, выходы которого соединеныс информационными входами первогоблока памяти, выходы первого, второго и третьего блоков памяти соединены соответственно с четвертой, пятойи шестой группами разрядов группыинформационных входов блока мультиплексоров, седьмая и восьмая группыразрядов группы информационных входов блока мультиплексоров соединены соответственно с первой группойинформационных выходов блока выходных регистров и с разрядами входа кода"0" устройства, вторая группа информационных выходов генератора тестов соединена с первыми входаи элементовИ группы, выходы которых соединены с группой информационных вхол;дов второго блока сумматоров по модулю два, выходы которого соединеныс адресными входами третьего блокапамяти, девятый выход блоха управле ния соединен с входом второго блока сумматоров по модулю два, десятый выход блока управления соединен с вторыми входами элементов И группы, выходы первого блока памяти соединены с информационными входами блока трехразрядных регистров, одиннадцатый выход блока управления соединен с входами синхронизации регистров блока трехразрядных регистров, двенадцатый выход блока управления соединен с установочными входами регистров блока трехраэрядных регистров, выходы разрядов регистров блока трех- разрядных регистров соединены с группой управляющих входов блока мультиплексоров, вход пуска блока управления является входом пуска устройства.2. Устройство по и.1, о т л ич а ю щ е е с я тем, что блок управления содержит генератор тактовых импульсов, восемь генераторов одиночных импульсов, семь счетчиков, триггер фазы, два триггера, Т-триггер, триггер чтения-записи, триггер режима адресации, четыре элемента задержки, коммутатор, две группы элементов ИЛИ, две группы элементов И, семь элементов И, четыре элемента ИЛИ, два блока элементов сложения по модулю два, причем вход пуска генератора тактовых импульсов является входом пуска блока управления, выход генератора тактовых импульсов соединен со счетньич входом Т-триггера, прямой и инверсный выходы которого соединены соответственно с входами первого и второго элементов задержки, выход первого элемента задержки соединен с первым входом первого элемента И и с первым информационным входом коммутатора, выход второго элемента задержки соединен с первым входом второго элемента И и вторым информационным входом коммутатора, выходы первого и второго элементов И соединены со счетными входами соответственно первого и второго счетчиков, выходы разрядов первого и второго счетчиков соединены с первыми входами элементов ИЛИ соответственно первой и второй групп, выходы элементов И первой и второй групп образуют соответственно четвертый и пятый выходы блока управления, выход генератора тактовых импульсов соединен со счетным входом третьего