Мультипроцессорная система

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 9) (И) б 4 0 06 Р 15 11/00 ОПИСАНИЕ ИЗОБРЕТЕН43технический инсти еликой Октябрьско еволюции.В. ГончаренкСавченко,В,В. Ткаченко и .8) сви 06 иде детельство СССРР 11/00, 1980,тельство СССРЕ 1/00, 1978.ОРНАЯ СИСТЕМА 7 И бретение о й технике носится к вычис может быть исроения надежных систем. Мультилител ользовано для постмультипроцессорных роцессорная сИстем ежа повышает н как возможна ность системы, так перестройка системь что отказавшие про таким образом,ессорные блоки ГОСУДАРСТВЕННЫИ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯПРИ ГКНТ СССР АВТОРСКОМУ СВИДЕТЕЛЬСТ(54) МУЛЬТИПРОЦЕС заменяются исправными, и после инициализации системы она работает впрежнем режиме. Мультипроцессорнаясистема содержит процессорные устройства 1.1,1,п, системную память 5, устройства ввода-вывода6,16,ш. В состав каждого процессорного устройства входят триггеротключения процессора 7.1, формирователь 8.1, элемент И 9.1, триггеруправления 10,1, элемент ИЛИ 11.1,вычислительный блок 12.1. В процессе ункционирования системы управляющее процессорное устройство осуществляет инициализацию системы ипроизводит запуск подчиненных процессорных устройств, Кроме этого,управляющее процессорное устройство(по прерыванию от своего таймера)может переходить на подпрограмму проверки работоспособности подчиненныхпроцессорных устройств, анализируяпоочередно слова состояния каждогоиз них. 1 табл 14 ил,Преры 3 анце ат таймеракотф Пубк. Тй, Прерывно от таймер ОййФиг.1524063 Редактор О, Головач Корректор А. Обручар Подписи КНТ ССС ениямкая на крытиям пд. 4/5 л. Гагарина, 101 Составитель Д, ВаиюхиТехред М,Ходанич аказ 7045/51 Тираж 668НИИПИ Государственного комитета по изо113035, Москва, Ж, Р зводственно-издательский комбинат "Патент", г, УжИзобретение относится к вычислительной технике и может быть исполь 35 зовано для построения надежных мультипроцессорных систем с воэможностьюотключения отказавшего процессорно 5го блока и замены его одним из исправных,Целью изобретения является повышение надежности системы путем замены отказавших как управляющего,так и подчиненных процессорных блоков работоспособными.На фиг,1 представлена структурная схема мультипроцессорной системы; на фиг.2 - конфигурация компонентвычислительного блока; на фиг.З - формат регистра состояния вычислительного блока; на фиг.4 - коммутатор; нафиг.5 - регистр состояния; на фиг.6конфигурация компонент вычислительного блока управляющего процессорного устройства; на фиг.7 и 8 - конфигурация компонент вычислительногоблока подчиненного процессорного устройства; на фиг.9 - алгоритм работыуправляющего процессорного устройства; на фиг.10 - алгоритм работы подчиненного процессорного устройства;на фиг.11 - временная диаграмма, работы системы в исправном состоянии;на фиг.12 - временная диаграмма работы системы при выходе из строя подчиненного процессорного устройствапосле установки им сигнала "Готовность"; на фиг.13 - временная диаграмма работы системы при выходе иэ/строя подчиненного процессорного устройства после снятия им сигнала "Готовность; на фиг.14 - временная диаграмма работы системы при выходе изстроя управляющего процессорного устройства и замены его работоспособным.процессорным устройством.Мультипроцессорная система (фиг.1 45и 2) содержит процессорные устройства 1.1, 1.21.п, системный канал 2 обмена информацией, вход 3, шину 4 отключения управляющего процессора, системную память 5, устройства6.1, 6.26,п ввода-вывода.50В состав каждого процессорногоустройства 1.1 входят триггер 7.отключения, формирователь 8.1,элементИ 9.1,триггер 10.1. управления, элементИЛИ 111, вычислительный блок 12. , вход13,режима работы 1-го процессорногоустройства, вход 14,д выбора вычислительного блока, выход 15,д отказа -го процессорного устройства, вход 16.1отключения 1-го процессорного устройства, вход 17. блокировки вычислительного блока, выход 18. элементаИ 9.1, вход 19.1 управления коммутацией вычислительного блока, выход20.1 отключения подчиненного процессора вычислительного блока, выход 21неисправности вычислительного блошка,вход-выход 22.1 -го процессорногоустройства.Элементы 11111.п должныобеспечить возможность непосредственного подключения своих выходов к шине 4, образуя монтажный (виртуальный)элемент И,. Например, в случае использования ТТЛ логики это должны бытьэлементы с открытым коллектором, выходы которых через общий нагрузочныйрезистор подключены к шине питания.При такой реализации шины 4 на нейустанавливается высокий потенциалтолько в том случае, когда закрытытранзисторы выходных каскадов каждого элемента,Вычислительный блок 12. (фиг.З)содержит коммутатор 23., локальнуюпамять 24., процессор 25.1, регистр26.1 состояния, таймер 27.1 и локальный канал 28. обмена.Возможный формат регистра 26.состояния представлен на фиг.3.Назначения каждого разряда поясняются таблицей. При таком формате регистра 26,1 состояния выходы 20.1 и 21, вычислительного блока 12. являются выходами соответственно 3-го и 4-го разрядов регистра 26.1 состояния, к управляющему входу процессора 25. и коммутатора 23. подключен выход 6-го разряда, .а вход, 14. вычислительного блока 12.1 является входом 5-го разряда регистра 26. состояния.Остальные разряды регистра 26.1 состояния доступны для чтения и записи со стороны системного 2 и локального 28.1 каналов обмена информацией в соответствии с таблицей.Коммутатор 23.1(фиг.5) предназна-чен для передачи информации между шинами в зависимости от управляющих сигналов, которые поступают на входы управления состоянием (выбран или не выбран) шинных фориирователей 29,. - 33.1, Выходы управления направлени24063 6 15ем передачи в шинных формирователях условно не показаны,Регистр 26. (фиг,6) содержит элемент ИЛИ 34, первый 35.д и второй36. интерфейсы, элемент ИЛИ 37триггеры 38.1-43 элементы 44.147.1 с тремя состояниями.Система работает следующим образом (фиг.1 и 2),Процессорное устройство 1,1, например, на вход 13.1 которого подаетсяс входа 3 единичный потенциал, выполняет функции управляющего процессорного устройства, На входах 13,213.п процессорных устройств 1,21,п в исходном состоянии установлены нулевые потенциалы, Эти процессорные устройства 1,21.п являются подчиненными,Управляющее процессорное устройство 1,1 имеет доступ к системной памяти 5,.устройствам ввода-вывода6.16.ш, а также через соответствующые.порты ввода-вывода (шины22,222.п) к подчиненным процессорным устройствам 1.21,п.Оно может передавать команды дляподчиненных процессорных устройств1,21, и читать слово состояния этих процессорных устройств ( 1.2,,;1,п). Соответствующими командами осуществляется запуск процессорных устройств 1.21,п, отключение при неисправности одного или нескольких подчиненных процессорныхустройств, а также обеспечиваегсядоступ к их локальной (внутренней)памяти 24.224.п, Запуск подчиненного процессорного устройства1.д осуществляется командой "Пуск",которая устанавливает в единичноесостояние младший разряд регистра26. состояния (фиг.4 и 6), отключениЕ подчиненного процессорного устройства-командой "Отключить подчиненноепроцессорное устройство"(установка в единицу 3-го разрядарегистра 26. состояния ("ОПП",а доступ к локальной памяти осуществляется командами "Открыть локальнуюпамять" (запись единицы в 6 ("ОЛП"и "Закрыть локальную память" (установка в нуль 6-го разряда регистра26, ("ЗЛП",Если вычислительный блок 12. имеет структуру, показанную на фиг.3,то управляющве процессорное устройство 1.1 имеет конфигурацию в соответ 5 10 15 20 25 30 35 40 45 50 55 ствии с фиг.7, т.е. процессор 25.,регистр 26, состояния и таймер27. подключены к системному каналу2 обмена информацией,Каждый вычислительный блок 12.2,,12.п подчиненных процессорныхустройств 1,21.п в режиме работы имеет конфигурацию, показаннуюна Фиг.8. При такой структуре регистр26. состояния доступен как со стороны системного канала 2 обмена информацией, так и со стороны локальногоканала 28 через который процессор25, осуществляет обмен информациейсо своей локальной памятью 24 и своим таймером 27,При поступлении команды обращенияк локальной памяти "ОЛП" конфигурация вычислительного блока 12, подчиненного процессорного устройства1 изменяется и имеет вид, показанныйна фиг.9. В этом случае локальнаяпамять 24. и регистр 26. состоянияподключены к системному каналу 2 обмена информацией, т.е. доступны дляуправляющего процессорного устройства 1,1,В процессе обращения к локальнойпамяти 24, со стороны системногоканала 2 процессор 25. вычислительного блока 12, переводится в режиможидания (например, подачей с выхода6-го разряда регистра 26, состояниясигнала "Требование прямого доступа"(захвата шины), который предусмотренв любом серийно выпускаемом микропроцессоре)В начале работы системы управляющее процессорное устройство 1.1 осуществляет инициализацию системы (алгоритм работы, фиг.10), т.е. загружает данные и программы в локальнуюпамять подчиненных процессорных устройств и производит их запуск, Длязагрузки данных и программ в подчиненные процессорные устройства 1.2,,1.п подается команда "ОЛП", затем осуществляются циклы обращенияк открытой локальной памяти, послечего локальная память закрываетсякомандой "ЗЛП".После этого по команде "Пуск", которая поступает поочередно на каждоепроцессорное устройство 1,21.п,подчиненные процессорные устройстваначинают выполнять свои программы,Далее запускается таймер 27,1 управляющего процессорного устройстваЕсли при выполнении подпрограммыпо прерыванию от таймера управляющего устройства 1.1 отказавшие процессоры отсутствуют, то осуществляетсяпоочередный запуск подчиненных процессорных устройств и возврат иэподпрограммы,Каждое подчиненное устройство 1,2,,1.п работает в соответствии салгоритмом, представленным на фиг.11,50 55 1.1, который через одинаковые промежутки времени, называемые тактом сис темы, осуществляет прерывание работы управляющего процессорного устройства 1.1, Такт системы выбирается в зависимости от времени выполнения программ подчиненными процессорными устройствами 1,21,пПосле запуска таймера 27.1 управля- О ющее устройство 1.1 выполняет свою основную программу, которая приостановлена очередным прерыванием от таймера. По этому прерыванию управляющее процессорное устройство 1,1 переходит 15 на подпрограмму проверки работоспособности и запуска подчиненных процессорных устройств 1.21.п. При этом поочередно читаются слова состояния каждого процессорного устройства 1,21,п, Если в слове состояния очередного процессорного устрой- ства .1 (фиг.10) в разряде "Гот," записана единица ("Гот,"= 1)а в разряде "Пуск" записан нуль("Пуск" 25= 0), то управляющее устройство 3, переходит к анализу слова состояния следующего процессорного устройства 1, + 1. Если отсутствует сигнал "Гот.".или имеется единица в разряде "Пуск", то подчиненное устройство считается отказавшим иотключается командой пОтключить подчиненное процессорное устройство", После этого управляющее процессорное устройство 1.1 останавливает таймер 27.1 и пере 35 ходит к программе инициализации системы. При эФом осуществляется перераспределение задач для оставшихся процессорных устройств, загрузка дан О ных и программ в эти процессорные устройства, упорядочивания номеров и числа оставшихся процессорных устройств. Затем осуществляется их з апуск и запуск таймера управляющего процес сорного устройства 1.1., после чего последнее переходит на выполнение Своей основной программы. В начале каждого системного такта подчиненное устройство 1.1 ожидает своего запуска т.е. анализирует разряд"Пуск" своего регистра 26,1 состояния, который устанавливается со стороны системного канала 2 управляющим процессорным устройством 1,1,При наличии единицы в разряде "Пускснимает сигналы "Гот." и "Пуск", 1.е.устанавливает в нуль 1-й и 3-й разряды регистра 26, состояния (фиг,4и 6) затем запускает таймер 27. ипереходит на выполнение своей основной программы, которая может включать программу диагностики, Послезавершения своей программы оно устанавливает в единичное состояние разряд "Гот." в регистре 26Если все процессорные устройства1.21,п в системе работают правильно, то временная диаграмма обмена сигналами между управляющим устройством 1.1 и каждым подчиненнымпроцессорным устройством соответствует фиг.12.На диаграмме сигналы, вырабатываемые в управляющем устройстве 1,1,отмечены одним штрихом, а в подчиненном - двумя штрихами,Период времени Т, соответствуетвремени выполнения основной программы в подчиненном процессорном устройстве 1.х, а Т - промежуток времениот момента запуска таймера подчиненного процессорного устройства до поступления следующей команды "Пуск" отуправляющего процессорного устройства 1.1., Тэ - расчетное время работытаймера подчиненного процессорногоустройства 1. Этот таймер должен вырабатывать запрос на прерывание через промежуток времени, больше чемРассмотрим работу системы при отказе подчиненного процессорного устройства 1 Отказ подчиненного процессорного устройства может произойти после того, как оно установилосигнал "Гот.", или после того, каконо этот сигнал сняло (анализируются соответствующие разряды регистрасостояния 26.),В первом случае отключение отказавшего процессорного устройства1.1 осуществляется в соответствиис диаграммойпоказанной на фиг,13во втором случае - как показано нафиг.14. В обрих случаях подчинен50 55 ное устройство выходит из строя послезавершения программы в первом такте.Как видно из диаграмм, команда,"Отключить подчиненное процессорноеустройство" вырабатывается в начале третьего такта, поскольку в первом случае не снят сигнал "Пуск", а во втором влучае не выставлен сигнал пГот." в регистре 26, состояния (алгоритм работы управляющего процессорного устройства, фиг.10), В первом случае (фиг.13) таймер 27.1 отказавшего подчиненного процессорного устройства 1.1 через промежуток времени Т может выставить запрос на прерывание работы отказавшего устройства 1.1. Этот запрос не оказывает на работу всей системы влияния, так как отказавшее процессорное устройство 1. отключено в следующем системном такте управляющим процессорным устройством 1,1.Таким образом, отключение отказавшего подчиненного процессорного устройства 1. осуществляется программно путем анализа слова состояния этого процессора в начале каждого системного такта. В отключенном процессорном устройстве с помощью сигнала на выходе 20,х (путем установки единицы в 3-й разряд регистра 26.1) обеспечивается единичный потенциал на выходе триггера 7.1 отключения процессора, который открывает по одному,иэ входов элемент 9., эа счет чего обеспечивается передача сигнала с входа 13.1 на выход 18.1 отказавшего процессорного устройства 1,Кроме того, сигнал с выхода триггера 7.1 отключает от системного канала 2 обмена информацией вычислительный блок 12 поступая на вход 17.1 этого блока, и осуществляет поступление единичного сигнала на один иэ входов элемента 11 За счет этого отказавшее подчиненное процессорное устройство 1, не влияет на состояние сигнала на шине 4 отключения управляющего процессора.Отказ и замена отказавшего управляющего процессорного устройства 1.1 осуществляются в системе программноаппаратным способом следующим образом.В исходном состоянии функцию управляющего процессорного устройства выполняет процессорное устройство .1на входе 13,1 которого присутст 5 О 5 20 25 30 35 40 45 вует логическая "1" (фиг.1,2). Привключении системы производится началюная установка регистров 26,126,псостояний. Схемным образом все разряды этих регистров, кроме четвертого,устанавливаются в нулевое состояние,а четвертый разряд - в единичноесостояние, Кроме этого, на выходахтриггеров отключения процессоров7.17.п устанавливается нулевойпотенциал (цепи установки исходногосостояния на фиг. и 2 условно непоказаны).Затем 5-й разряд регистра 26,состояния фиг.6) процессорного устройства 1,1 устанавливается в единичное состояние сигналом на входе 13.1процессорного устройства 1,1, которыйчерез вход 14;1 вычислительного блока 12.1 поступает на соответствующийразряд регистра 26,1 состояния (например, на вход Р-триггера, тактирующий вход которого соединен с генератором синхросигналов). В остальныхпроцессорных устройствах 1.21.пна входах 13.213.п присутствуютнулевые потенциалы, так как все элементы 9.1,9,п закрьты, вследствие чего 5-й разряд регистров состояний этих устройств остается в нуле.Только в процессорном устройстве 1.1триггер 10.1 устанавливается в единицу, так как при единичном потенциале с выхода 21,1 вычислительного блока 2.1, поступающем на тактирующийвход триггера 10,1, последний пропускает единичный сигнал со своего информационного входа на выход (например, в качестве триггеров О,110,п можно испольэовать Э-триггеры,управляемые уровнем тактирующего сигнала, которые при единичном потенциале пропускают информацию с входа Эна выход, а при переходе к нулевомууровню защелкивают в триггерах информацию, имеющуюся на входе непосредственно перед этим),Сигнал с выхода триггера 10.1 поступает на вход 9.1 вычислительного блока 12.1 и настраивает коммутатор 23.1 таким образом, что он соединяет системный канал 2 обмена информацией с локальным каналом 28,1 обмена информацией, т.е. процессорное устройство 1,1 принимает конфигурацию управляющего процессорного устройства (фиг.7).Кроме этого, на входе 16,1 управляющего процессорного устройства 1,1 поддерживается нулевой потенциал, так как на выходах элементов 11.2., ,11,п всех процессорных устройств5 1.21.п нулевые потенциалы, следовательно, на тактирующий вход триггера 7.1 через Формирователь 81 поступает нулевой потенциал.Триггер 7,1 отключения процессора остается в прежнем состоянии, т.е. на выходе остается нулевой потенциал.Таким образом, в процессе работы в управляющем процессорном устройстве 1.1 триггер 101 находится в единичном состоянии, а триггеры 10.2, ,10.п процессорных устройств 1.2, ,1.п - в нулевом состоянии, Следовательно, вычислительные блоки 12,2, ,12.п имеют конфигурацию, показанную на Аиг.8 или на фиг.9. т.е. выФ полняют Функции подчиненных процессорных блоков, 25Если управляющее процессорное устройство 1.1 выходит из строя, то оно заменяется работоспособным процессорным устройством, которое находится первым справа (фиг.1 и 2) от управля ющего процессорного устройства 1.1 (не считая отключенные процессорные устройства), Если отключенных процессорных устройств нетто Аункции управляющего процессорного устройства начинает выполнять процессорное устройство 1.2, Это осуществляется следующим образом. Подчиненные процессорные устройства 1,21.п (Лиг.11) в начале каждого системного такта 40 ожидают сигнал "Пуск" от процессорного устройства 1.1. При этом (Лиг,15) если сигнал "Пуск" от управляющего устройства 1,1 не поступает, например, в начале 3-го такта, подчиненное процессорное устройство 1 переходит на программу прерывания от своего таймера 27По прерыванию от таймера 27. происходит выработка сигнала о неисправности управляющего процессорного устройства на выходе вычислительного бло+ ка 12.1 (т.е. 4-й разряд регистра 26.2 сбрасывается в нулевое состояние)Этот сигнал поступает на такти 55 рующий вход триггера 10,1 (триггер 10, остается в нулевом состоянии), а также на инверсный вход элемента 1. Кроме этого, анализируется 5-й разряд ("УПВ") регистра 26.1состояния,таким образом, после того, каквсе подчиненные процессорные устройства 1,21,п выставляют на одномиэ входов элемента 11, единичные потенциалы, то устанавливается единичный потенциал на нине 4 отключенияуправляющего процессорного устройАва, что свидетельствует о неисправности управляющего процессорного устройтсва 1,1, По входу 16,1 этого процессорного устройства 1.1 через формирователь 8.1 поступает единичный сигнал на тактирующий вход триггера 7.1,В результате этого на выходе триггера 7.1 отключения процессора устанавливается единичный потенциал,При этом процессорное устройство1.1 отключается и на вход 13,2 следующего устройства 1,2 поступает единичный потенциал, устанавливающий5-й разряд (Фиг.4 и 6) в единицу.Процессорное устройство 1.2 принимает Функции управляющего процессорного устройства, установив предварительно 4-й разряд этого регистра26.2 в единицу (как следует из алгоритма, иг,11). В остальных процессорных устройствах 1,31.п 5-еразряды (УПВ) регистров 26.326.п состояний остаются в нуле. Этипроцессорные устройства поочередноанализируют 5-й и 1-й разряды ("УПВ"и "Пуск" ) своих регистров 26.326и и после установки первого разряда в единицу, т.е. поступления сигнала "Пуск" от нового управляющего процессорного устройства 1.2, выполняютфункции подчиненных процессорныхустройств, предварительно установивв единичное состояние 4-е разряды("НУП") своих регистров 26.326,п состояний.Пока в устройствах 1.31.посуществляется поочередная проверкаразрядов "Пуск" и "УПВ", управляющийпроцессор осуществляет инициализациюсистем (Фиг.11) с учетом выхода иэстроя управляющего процессорногоустройства 1,1.Если в процессе дальнейшего Функционирования системы выходит из строяуправляющее процессорное устройство1.2, то оно заменяется следующим заним справа (не отключенным) процессорным устройством.и т.д. В системевыход из строя любого процессорного13 1524063 20 Доступ состороны ОбоэначеРаэступ соороны Бит ние темно кал ь нов нап а о канал 28,1рессора "Пуск Чтен Чтение Запись Чтение Запус ись оцесяГот." тов сор о тклю ого пр чиненн цессор Неиспр управл процес Выбор щего и ОП Запи авност яющего НУП" Чтени али ляю"УПВ" Чтен роне к л ал ьстй ОЛП мяти устройства (как управляющего, так и подчиненного) не приводит к выходу из строя всей системы, поскольку в данном случае обеспечивается возможность замены отказавшего процессорного устройства. Если в системе предусмотрены резервные процессорные устрой- . ства, то отказавшие процессорные усторойства могут заменяться резервными,что не вызывает снижения производительности системы. В случае, когдарезервные устройства отсутствуют,после очередного отказа отсуществляется перераспределение задач междуоставшимися процессорными устройствами. При этом система продолжает выполнять свои функции, хотя и с меньшей производительностью. Формула изобретенияМультипроцессорная система, содержащая и процессорных устройств, системную память и группу устройств 25 ввода-вывода, интерфейсные входы-выходы каждого процессорного устройства через системный канал обмена подключены к входам-выходам системной памяти и устройств ввода-вывода груп. пы, причем каждое процессорное устройство содержит вычислительный блок, информационный вход-выход которого является интерфейсным входом-выходом процессорного устройства, о т л и ч аю щ а я с я тем, что, с целью повы 35 шения надежности системы путем возможности замены отказавших, как управляющего, так и подчиненных процессорных устройств работоспособными, она содержит в каждом процессорном устройстве триггер отключения,формирователь импульсов, триггер управления, элемент И и элемент ИЛИ,причем выход триггера управления соединен с входом управления коммутацией вычислительного блока и информационным входом триггера отключения, выход которого соединен с входомблокировки вычислительного блока ипервыми входами элементов И и ИЛИ, выход отключения подчиненного процессора вычислительного блока соединен сустановочным входом триггера отключения, вход синхронизации которого через формирователь импульсов соединенс входом отключения процессорногоустройства, вход режима работы каждого процессорного устройства подключен к вторым входам элементов И иИЛИ и информационному входу триггерауправления и входу выбора вычислительного блока, выход неисправности вычислительного блока соединен с входомсинхронизации триггера управления итретьим инверсным входом элементаИЛИ, выход которого является выходомпроцессорного устройства, входы отключения и выходы отказа процессорного устройства всех процессорных устройств образуют нину отключения мультипроцессорной системы, выход элемента И 1-го процессорного устройствасоединен с входом режима работы (1 +