Преобразователь последовательного кода в параллельный

(57) Изобретениетике и вычислитеиспользование вданных по цифров 8 ЛЬ ПОСЛ 8 Д1 Л 8 ЛЬНЫЙотносится Т 8 тома 8 го льнои техни емах перед аналам свя поым Изобретение от ится к автоматитехнике и может ке и вычислительн быть использовано системах передаыс ателя,аль.2 -ервыи ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБР АВТОРСКОМУ СВИДЕТЕЛЬСТВ(56) Авторское свидетеВ 783789, кл. Н 03 М 9етель03 М данных по цифровым каналам связи. Цель изобретения - расширение обсти применения за счет преобразования двоичного кода, повышение б тро действия и упрощение преобразовНа фиг,1 изображена функцион ная схема преобразователя; на фиг блок управления; на фиг.3 - схема алгоритма работы преобразователя; на фиг.4 - временные диаграммы, иллюстрирующие работу преобразователя; на фиг.5 - временные диаграммы, поясняющие работу преобразователя.Преобразователь последовательного кода в параллельный содержит генератор 1 импульсов, блок 2 управления, блок 3 контроля нечетности, мульти 481901 А 100, 5/18 зволяет расширить область примененияза счет преобразования двоичного кода, повысить быстродействие и упростить преобразователь, содержащий генератор синхроимпульсов, блок управления, блок контроля нечетности,мультиплексор, выходной регистр и каналыпреобразованияБлагодаря введениюблока оперативной памяти, шифратора,дешифратора, регистра адреса, элемента ИЛИ и переключателя, а также соответствующему выполнению каналовпреобразования в преобразователе обеспечивается процесс непрерывногопреобразования как биполярных, таки двоичных кодов. 1 з.п. ф-лы, 5 ил. плексор 4, выходной регистр 5, шифратор 6, блок 7 оперативной памяти, дешифратор 8, регистр 9 адреса, эле. мент ИЛИ 10, коммутатор 11 и каналы 2 преобразования, каждый изкоторых Я) содержит инвертор 13, первый-четвер- вы тый элементы Н 8 14-17, первый-пятый триггеры 18 - 22, первый - .пятый эле- щи менты ИЛИ 23-27, первый-пятый элемен-,ты И 28-32. Первый канал 12.1 содержит, кроме того, источник 33 логической "1", На фиг. обозначены первая 34 и вторая 35 группы информационных входов, первая 36 и вторая 37 группы управляющих входов, вход 38 запуска, адресные выходы 39, информационные выходы 40, управляющий выход 41 и контрольный выход 42.Блок 2 управления содержит (фиг.2) п -пятый триггеры 43-47, счетчик50 блока оперативной памяти и выходногорегистра, выходы первого - и-го разрядов блока оперативной памяти подключены соответственно к второму -(и+1)-му информационным входам выходного регистра, выход блока контроля нечетности является контрольным выходом преобразователя. 2, Преобразователь по и,1, о тл и ч а ю щ и й с я тем, что блок управления содержит первый-пятый триггеры, счетчик, первый-двенадцатый элементы И-НЕ, первый-седьмой элементы ИЛИ, первый-третий элементы И и первый-шестой элементы НЕ, первые входы первого элемента ИЛИ и пятого элемента И-НЕ объединены и являются первым входом блока, К-входы всех триггеров обьединены с первым входом одиннадцатого элемента И-НЕ и являются вторым входом блока, С-вход пятого триггера объединен с1 первым входом десятого и вторым входом одиннадцатого элементов И-НЕ и является третьим входом блока, 0- вход четвертого триггеря является четвертым входом блока, прямой выход пятого триггера подключен к второму входу десятого элемента И-НЕ и первому входу шестого элемента ИЛИ, выход которого соединен с первым входом первого элемента И, инверсный выход пятого триггера подключен к третьему входу одиннадцатого элемента И-НЕ, выход которого соединен через четвертый элемент НЕ и непосредственно с первыми входами соответственно второго элемента И и седьмого элемента ИЛИ, выход которого подключен к второму входу первого элемента И, прямой выход четвертого триггера соединен с первыми входами второго и пятого элементов ИЛИ, выходы которых подключены к первым входам соответственно второго и восьмого элементов И"НЕ, инверсный выход четвертого триггера соединен с первым входом четвертого элемента ИЛИ, выход которого подключен к первому входу седьмого элемента И-НЕ, выход которого соединен с В-входом первого триггера, прямой выход которого подключен к второму входу пятого элемента И-НЕ, выход которого соединен с вторым входом седьмого и первым входом девятого элементов И-НЕ и является, первым вн одом блока, выход десятого 5 10 5 20 25 30 35 40 элемента И-НЕ соединен с входом шестого элемента НЕ и является вторымвыходом блока, выход шестого элемента НЕ подключен к первому входу двенадцатого элемента И-НЕ и счетномувходу счетчика, выход переполнениякоторого соединен с первым входомтретьего элемента И, инверсный выходпервого триггера подключен к первомувходу первого и четвертого элементов И-НЕ и второму входу первого элемента ИЛИ, выход которого соединен свторым входом двенадцатого элементаИ-НЕ, выход которого поДключен к второму входу третьего элемента И, выход которого соединен с С-входамипервого-третьего триггеров, выходпервого элемента И-НЕ подключен квходу первого элемента НЕ и вторымвходам восьмого и девятого элементов И-НЕ, выходы которых соединеныс Э-входами соответственно второгои третьего триггеро.в, прямой выходвторого триггера подключен к третьему входу первого элемента ИЛИ, входутретьего элемента НЕ, первому входутретьего элемента И-НЕ и второму входу второго элемента ИЛИ, выход второго элемента И-НЕ подключен к первому входу третьего и второму входучетвертого элементов ИЛИ и являетсятретьим выходом блока, выход третьего элемента И-НЕ соединен с входомвторого элемента НЕ и третьим входомседьмого элемента И-НЕ, инверсный выход второго триггера подключен ктретьему входу пятого, второму входупервого и первому входу шестого элементов И-НЕ, прямой выход третьеготриггера соединен с вторыми входамитретьего, четвертого и шестого элементов И-НЕ и четвертым входом первого элемента ИЛИ, выход четвертого элемента И-НЕ подключен к третьему входу двенадцатого элемента И-НЕ ивходу обнуления счетчика и является четвертым выходом блока, выходы разрядов счетчика являются пятыми, выходами блока, выход второго элемента НЕ является шестым выходом блока, выход третьего элемента НЕ подключен квторым входам третьего и седьмогоэлементов ИЛИ и является седьмым выходом блока, выход первого элементаИ соединен с С-входом четвертоготриггера и является восьмым выходомблока, выход первого элемента НЕ является девятым выходом блока, инвер 1 сЯ 1 сс)1сЕЕЕ 1 СЙ вЕСхОд 1 С 1 ес ьесо 1)ссГера подключен к втор)1 му входу второго и чет -вертому входу пятого элементов И-НЕ,выход пеестогс элемента И-НЕ со единен с вторыми входами пятого и шестого э.сСемевтсв ИЛИ и входом пятогоэлемента НЕ, выход которого подключен к второму входу второго элементаИ, выход которого является десятымвыходом блока.,Бл акто обр и ГКНТ ССС Ра Производственно-издательский комбинат "Патент", г. Ужгород, ул, Гагарина, 101 Заказ 2702/57 ВНИИПИ Государственно 1130345 50 55 Я,т тый д)тттдт:,ет гый .теьтееттт 11-1 /т т ттт, тт 1)тт т)1 тГдтм)тт )лементтт И 11 И 61-6/, тттт) ттт,ттт- т ре тттй:)115/Зтееттьт И 68- 70, ттт: рттьттт - )тесто)1 .)лемецты НЕ 71 - 76, т 1)ттьттт- Нет)терт)ЕЙ Входы 77-80, иертттттт- )етнертыи, пятые и цтестой-десятьти выходы 81-90.1 реобрлзователь ттоследовательнот О кодл в параллельный работает следующим Образом.Входной иелтЬОрмацией для преобраэт)нтттлтля мо)кет быть клк последовательттьтт биполярный код, тлк и Етоследовательцьтй де)оичттеттл код. В первом случае последовательный биполярный код поступает ца вход 34 клцала 12 (Фиг.4 а), при этом на вход 36 клцлла 12 подается логический "0"/ рлзрешлющий работу Второго 24 и третьего 25 элементов ИЛИ, а его инт ерсцое значение (логическая "1") нл выходе третьего элемента 16 НЕ проходит через четвертый 26 и пятый 27 элементы ИЛИ, разрешая работу первого 28 и второго 29 элементов И. ПерВый элемент НЕ 4 выделяет единичную ттнформацию из биполярного сигнала (Фиг.4 б), Входной сигнал, проинвертированный в иннерторе 13, поступает ца второй элемент 15 НЕ, который выделяет пулевую информацию иэ биполярного сигнала (Фиг,4 в). Выделенная единичная и нулевая информации поступают на Я- и К-входы первого триггера 18 и параллельно - на входы перного элемента ИЛИ 23. На выходе перного триггера 18 формируется последовательный двоичный код (фиг4 г), несущий ту же информацию, что и биполярный код,. 11 олученный последовательньтй двоичттый код поступает через открытые второй элемент ИЛИ 24 и первый элемент И 28 на Р-вход второго триггера 19, л первый элемент ИЛИ 23 выделяет сицхротлкты (фиг.4 д), поступающие через открытые третий элемент ИЧИ 25 и второй элемент И 29 ца )- Вход третьего триггера 20.ВО втором случае последовательньпе двоичный код поступает на вход 35 кацлла 12 (Фиг 4 г), а синхротакты, соировождлк)щне информационные разряды, ттоступают цл вход 37 канала 12 (фиг.4 д). При этом на вход 36 канала 12 подается логическая "1", проходя)ЕЕ;тет через Второй 24 и третий 25 элементы И 1 И, л ее инверсное значение 10 5 20 25 30 35 40 1(лт)гическтей 0 ) нл Выходе тратт,его :элементл и 1; 16 обесттечттттлет прохождение последОвлГеленого 11 ВОттчно 1 О к)дл с входа 35 цл Б-ттход второго триггера 19 и сттихротлктов с входа 37 ца )-вход третьего триггера 20 канала 12,Таким Образом, перед началом работы каждый из К каналов 12 цлстраивлется на преобразование последовательного биполярного кода или последовательного двоичного кода.Далее на С-входы третьего 20, четвертого 21 и пятого 22 триггеров канала 12 с второго выхода блока 2 управления поступают синхроимпульсы (фиг 4 е), по которым синхротакты, поступающие на 1-вход третьего триггера 20, записывают инфс,:мацию в третий триггер 20, а с его выхода переписыватот ее в четвертый триггер 21. При этом ца его выходе Формируются сигналы, задержанные отнОСИтЕЛЬНО сигналов ца выходе третьего триггера 20 на величину периода следованиясинхроимпульсов. Сигналы с прямого выхода третьего триггера 20 и инверсного выхода -.етвертого три:):ра 21 поступают на третий элемент И 30, на выходе которого формируются короткие импульсы, Фиксирующие моменты изменения состояния синхротактов, сопровождающих принимаемые разряды инФормации, из состояния 0" в состояние "1" (Фиг.4 ж) . 1 ри этом момент перехода совпадает с серединой длительности передачи каждого информационного разряда, поступающего на вход второго триггера 19.Таким образом, с приходом на С- вход второго триггера 19 моментов изменения состояния синхротактов второй триггер 19 фиксирует каждый очередной разряд информации.Моменты изменения синхротактов с выхода третьего элемента И 30 посту- лают также на -вход пятого триггера 22, на прямом выходе которого формируются запросы обслуживания принимаемой информации. Логическая "1" с источника 33 в первом канале 12 разрешает прохождение запросов обслуживания принимаемой информации через четвертый элемент И 31, При этом логический0 с инверсного выхода пятого триггера 22 поступает на первый вход пятого элемента И 32 и запреща 48901ет нрохождецие через цего логической1Си г и ал с выход а пятого элемента И 32 первого канала 1 2 . 1 запрещает р а- боту второго канала2 . 2 , сигнал с выхода пятого элемента И 3 2 второго ка нап а 1 2 . 2 запрещает работу третьего канала 1 2 . 3 и т , д ,При отсутствии входной информации на входах 3 4 и , 3 5 первого канала 1 2 , 1 пятый триггер 2 2 находится в исходном состоянии , удерживая выход эл емента И 3 1 в нулевом состоянии , а единичное состояние инверсного выхода триггера 2 2 разрешает прохождение логической 1 с источника 33 первого канала 12,1 на выход пятого элемента И 32, на входы элементов И 31 и 32 второго канала 12,2, Эта логическая1 является в данном случае си гнало м переноса дл я включения второго канала 1 2 . 2 , Аналогично происходит включение остальных каналов 1 2 . . Т ак организуется и ар алл ельно-по следо в а тельная схема приоритета , о б е спечив ающая формирование сигналов з а- проса обслуживания каналов 1 2 и си гнало в переноса для включения следующих каналов2 на выходах элементов И 3 1 и 3 2 , причем одновременно сигнал запроса обслуживания может и рисут с тв ов ать н а выходе элемента И 3 1 только одно го како го -либо к ан ал а 1 2 .При преобразовании происходит по- очередная запись по всем каналам 1 2 в блок 7 оперативной памяти очередных информационных разрядов с одновременным преобразованием их по мере накопления каждого слова в параллельный код по управляющим сигналам о т блока 2 управления и выдача каждого принятого сло ва по окончании пр еобраз о в ания во внешнее устройство .Перед началом работы пр еоб р аз ователь настраивается на число и разрядов принимаемого слова по каждому каналу 1 2 , Каждому каналу 1 2 в блоке 7 оперативной памяти отведена п-ра зрядная ячейка памяти со своим адр есом . До начала работы блок 2 управления и пя тые три г г е ры 2 2 каналов 1 2 преобразования удерживаются в исходном состоянии низким уровнем сигнала ( блок А, фи г . 3 ) , и о с туп ающе го на вход 38 преобразователя , При этом сигналом с девятого выхода 8 9 блока 2 управления регистр 5 у с т анавлив ается Б исходное состояние (блок 111фиг.З).11 ри поступлении ца вход 38 преобразователя сиг ала Пуск (логическая "1") блок 2 управления выраба -тывает на четвертом выходе 84 сигналпо которому коммутатор 11 подключаетадресному входу блока 7 оперативной памяти пятые выходы 85 блока 2управления С восьмого выхода 88 блока 2 управления через элемент ИЛИ 10на первый информационный вход блока7 оперативной памяти подается логи -15 ческая "1", а с восьмого выхода 88на второй управляющий вход блокапоступает сигнал разрешения записи.На пятых выходах 85 блока 2 упраигения по очереди вырабатываются все2 О адреса и-разрядцых ячеек памяти блока 7, а по сигналам с седьмого выхода 87 блока 2 управления, поступающим на первый управляющий вход блока7, происходит запись в первые разря 25 ды и-разрядных ячеек логической "1".,а в остальные разряды - логического"0" (так как остальные информационные входы соединены с одноименнымивыходами регистра 5, который передЗО этим установлен в исходное состояние).Таким образом, перед началом работы в первый разряд п-разряднойячейки памяти, отведенной для каждоЗ 5 го канала 12, записан маркер приема(блок Г 1 фиг.З).При поступлении хотя бы одногоиз сигналов запроса обслуживания канала на соответствующий вход шифра 40 тора 6, на его первом выходе вырабатывается сигнал включения, поступающий на первый вход 77 блока 2 управления (блок Д 1, фиг.З), На вторыхвыходах шифратора 6 при этом форми 45 руется в двоичном коде адрес того канала 12, от которого поступает сигнал запроса. Полученный адрес обслуживаемого канала 12 записывается врегистр 9 адреса с приходом на его5 О вход разрешения записи управляющегосигнала с первого выхода 8 блока 2управления, выработанного им в ответна сигнал включения, поступивший отшифратора 6 (блок Е 1, фиг.З),С выхода регистра 9 адрес обслужи.ваемого канала поступает на дешифратор 8, через коммутатор 1 на адресные входы блока 7 оператцвцой памяти и непосредственно ца адресныепх ды мультиццгкгора 4, который подключает чГ.рез один из своих входовинформациоццый первый выход обслуживаемого кацапа 12 к первому ицформа 5циоцному входу регистра 5. Далее устацацливается режим чтения из блока7 оперативной памяти сигналом, поступающим на его второй управляющий входс седьмого выхода 88 блока 2 управления, а сигналом с седьмого выхода87 блока 2 управления, поступающимца первый управляющий вход блока 7,производится считывание содержимогои-разрядной ячейки памяти блока 7,адрес которой соответствует двоичному коду номера обслуживаемого канала12, и одновременная запись в регистр5 по сигналу, поступающему на еговторой управляющий вход с десятого 20выхода 90 блока 2 управления (блок, азряды из блока 7 записываются в регистр 5 со сдвигом, т,е. первый разряд записывается во второй разряд регистра 5, второй разряд - в третийразряд регистра 5 и так далее, и-йразряд записывается в (и+1)-й разрядрегистра 5, а в первый разряд регистра 5 при этом записывается первый 3 Оинформационный разряд, принятый обслуживаемым каналом 12,За счет такой переписи из -й иразрядной ячейки блока 7 оперативнойпамяти в регистр 5 и последующей прямой записи из регистра 5 в ту же х-юячейку блока 7 достигается сдвиг наодин разряд информации, хранившейсяв х-й ячейке блока 7. Это обеспечивает при приеме очередных информационных разрядов поразрядное накоплениеинформации из канала 12 преобразования,Таким образом, на данном этапепреобразования в первом разряде Регистра 5 записан первый информационный разряд, во втором разряде - маркер приема (ранее он был записан впервый разряд блока 7), а в остальных разрядах - нули, 50 Следующий шаг преобразования -прямая з апи г.ь содержимого регистра5 ту же ячейку памяти блока 7, изкоторой перед этим производилось счи 55тывацие (блок 32, фиг.3), При этомуправляющие гцгналы для записи напервом и втором управляющих входахблока 7 формируются так же, как црц записи маркера. Одновременно с переписью из регистра 5 в блок 7 оперативной памяти с третьего выхода 83блока 2 управления на первый К-входпятого триггера 22 обслуживаемого канала 12 поступает сигнал сброса обслуживания канала, а с соответствующего выхода дешифратора 8 через второй К-вход пятого триггера 22 обслуживаемого канала 12 приходит дешифрованный сигнал, соответствующий адресу обслуживаемого какала. При этомтриггер 22 с приходом на его С-входсинхроимпульса с второго выхода 82блока 2 управления устанавливается висходное состояние. На этом заканчивается обслуживание канала 12 преобразования, которым принят первыйразряд информации,Па выходе элемента И 32 обсл,жецного канала 12 появляется сигнал пе-,реноса для включения следующего за ним канала 12, Если в следующем Канале еще не принят очередной бит ин,формации, т.е. канал не тр обует обслуживания, то осуществляется поиск канала 12, требующего обслуживания, Когда такой к цал 12 найдена выходе его пятого элемента И 32 появляется сигнал запроса обслуживания и весь цикл обработки принятого бита информации повторяется. Аналогично обслуживаются остальные каналы 12Время обслуживания всех К каналов12 преобразования выбрано меньше времени периода следования информационных разрядов из каналов 12. Это дает возможность производить преобразование последовательного кода в параллельный в каждом из каналов 12 со скоростью поступления информации на входы 34 или 35,При поступлении очередного информационного разряда в обслуженный ранее канал 12 процесс обработки повторяется, пр чем очередной поступивший информационный разряд информировывается к части слова, накопленного ранее ь соответствующей и-разрядной ячейке блока 7 оперативной памяти.Таким образом, блок 7 оперативной памяти вместе с регистром 5 выполняет роль регистров сдвига, причем для каждого канала 12 преобразования образуется свой регистр сдвига - реО гистр 5 один и тот же, а ячейки блока 7 оперативной памяти разные.Окончание преобразования последовательного кода в и-разрядный параллельный код в каком-либо канале12 блок 31, фиг,З) обнаруживаетсяпоявлением в (и+1)-м разряде регистра 5 (на выходе 41) логической "1",т.е. маркера, который является сиг -налом готовности для приема внешнимустройством, например ЭВИ, преобразованного п-разрядного слова с выходов регистра 5 через выходы 40 преобразователя и сопровождающего этослово адреса через выходы 39 преобразователя. Информационные разрядыпреобразованного слова поступают также на блок 3 контроля нечетности,анализирующий правильность принятогокода. Подключение блока 3 контролянечеткости осуществляется поступлением на его управляющий вход логической "1" с (и+1)-го разряда регистра 5, т.е. по окончании преобразования, Сигнал контроля с выходаблока 3 через выход 42 преобразователя также передается во внешнее устройство, По окончании преобразованияпо какому-либо из каналов 12 маркерприема, появившийся в (и+1) - м разряде регистра 5, поступает также начетвертый вход 80 блока 2 управления,который под воздействием этого сигнала сбрасывает регистр 5 и пятыйтриггер 22 обслуженного канала 12 висходное состояние (блоки И 1, фиг.З),при этом адрес обслуженного канала12 сохраняется на регистре 9 адресадо появления на его входах сигналаразрешения записи и другого адреса.За это время блок 2 управления производит запись маркета в первый разряд 1-й и-разрядной ячейки из блока7, соответствующей обслуженному каналу 12, подготавливая тем самым этуячейку к преобразованию следующегослова (блок К 1, фиг.З).Блок 2 управления работает следующим образом.До начала работы все триггеры 4347 находятся в нулевом состоянии, Натретий вход 79 блока 2 управленияподаются синхроимпульсы от генератора 1 (фиг.5 а). При поступлении отвнешнего устройства через вход 38 .преобразователя на второй вход 78блока 2 управления сигнала "Пуск"(фиг.5 б) на прямом и инверсном выхо 20 25 30 35 40 45 50 55 цах пятого триггера 47 формируются импульсы (Аиюв 5 в, Г), поступающие на входы десятого 58 и одиннадцатого 59 элементов И-НЕ, на выходах которых формируются импульсы, сдвинутые относительно друг друга на половину периода (фиг,5 д,е), Импульсы с выхода десятого элемента И - НЕ 58 поступают на второй выход 82 блока 2 управления и используются для синхронизации работы каналов 12 преобразования, Эти же импульсы обеспечивают синхронизацию работы блока 2 управления. После сигнала нПуск" блок 2 управления и его первый - третий триггеры 43-45 находятся в исходном состоянии до поступления на их С-входы очередного синхроимпульса.При этом с инверсных выходов первого 43 и второго 44 триггеров сигналы высокого уровня поступают на входы первого элемента И-НЕ 49, на выходе которого формируется сигнал, поступающий через первый элемент НЕ 71 на девятый выход 89 блока 2 (фиг.5 ж) и устанавливающий информационные выходы регистра 5 преобразователя в состояние низкого уровня, На остальных выходах блока 2 управляющие сигналы отсутствуют. Логичес 11 3каяс выхода четвертого элемент а И- НЕ 5 2 подается на установочный вход сч етчик а 4 8 , удерживая е го в исходном положении , и на второй вход двенадцатого элемента И-НЕ 6 0 , р аз - решая е го работу , на третий вход кото ро го подается разрешающий по т енциал с выхода первого элемента ИЛИ 6 1 , В исходном положении на выходе переполнения сч е тчик а 4 8 поддержив а- ется высокий уровень , поступающий на второй вход третьего элемента И 7 О и разрешающий е го работу .Таким образом , дв е и адц а тый элемент И - НЕ 6 О и третий элемент И 7 О подготавливаются к прохождению оч ередно го синхро импуль с а с выхода д е сятого элемента Ив НЕ 5 8 н а С-входы и е рво го- тре тье го триггеров 4 3 - 4 5 . Одновременно логический н О с выхода и ерво го элемента Ив НЕ 4 9 поступает со о твет с тв ен но на первый ц второй входы восьмого 5 6 и девятого 5 7 элементов И-НЕ и учитывает и а их выходах логигич е ские 1 " , которые поступают на В-входы второго 4 4 и третьего 4 5 триггеров . Н а Р- в ход е и е р во о т ри ггера 4 3 сохраняется ло гц ч е ск ий " 0 " .1 ри поступлении очередного синхропмпульса на С-входы первого в третье триггеров 43-45 их прямые выходы устанавливаются в состояния 0,1,1,Низкий уровень с инверсного выхода второго триггера 44 снимает сигнал на девятом выхода 89 блока 2, а высокие уровни с прямых выходов второго 44 и третьего 45 триггеров, поступающие 10 на входы третьего элемента И-НЕ 51, формируют на восьмом выходе 88 блока 2 сигнал маркера (логическую "1") для записи его в блок 7 оперативной памяти (фиг.5 з), Высокие уровни с 15 инверсного выхода первого триггера 43 и прямого выхода третьего триггера 45 поступают на входы четвертого элемента И-НЕ 52. При этом на его выходе устанавливается низкий уро ьень (фиг,5 и), который разрешает работу счетчика 48, запрещает прохождение синхроимпульсов через двенадцатый элемент И-НЕ 60 на С-входы первого-третьего триггеров 43-45 на вре ля записи маркера во все К ячеек блока 7 оперативной памяти и одновременно поступает через четвертый выход 84 блока 2 на управляющий вход коммутатора 11, который по этому сигна лу подключает к адресным входам блока 7 оперативной памяти выходы счетчика 48. Высокий уровень с прямого выхода второго триггера 44 поступает на вход 35 третьего элемента НЕ 73. При этом на его выходе формируется низкий уровень который поступает через седьмой выход 87 блока 2 на первый управляющий40 вход блока 7 оперативной памяти и подготавливает его к записи (фиг5 к). Этим же сигналом разрешается прохождение синхроимпульсов с выхода одиннадцатого элемента И-НЕ 59 че 45 реэ седьмой элемент ИЛИ 67 на первый вход первого элемента И 68, на второй вход которого подается логическая "1" с выхода шестого элемента ИЛИ 68, разрешающая прохождение сннхроимпуль 50 сов на выход первого элемента И 68. Логическая "1" на выходе шестого элемента ИЛИ 66 поддерживается высоким уровнем на .его втором входе, поступающим с выхода шестого элемента И-НЕ 54, который удерживается в этом со 55 стоянии низким уровнем, поступающим на его второй вход с инверсноГо выхода второго триггера 44, По синхроимпульсам (впг.5 л), поступающим с выхода первого элемента И 68 черезвосьмой выход 88 блока 2 на второйуправляющий вход блока 7 оперативнойпамяти, производится запись в блок 7.Одновременно с выхода третьегоэлемента И-НЕ 51 логический "0" поступает на второй вход седьмого элемента И-НЕ 55 и устанавливает на еговь 1 ходе логическую 1 , которая подается на Р-вход первого триг ера 43,На В-входы второго 44 и третьего 45триггеров поступают логические 0 ссоответствующих выходов -восьмого 56и девятого 57 элементов И-НЕ, таккак на их входах присутствуют логи 1 11ческие 1, которые приходят с вы -ходов первого 49, пятого 53 элементовИ-НЕ и пятого элемента ИЛИ 65, состояние которых определяется сос, яниями первого-третьего триггеров 43-45.Таким образом, первый - третий триггеры 43-45 подготавливаются к переходу в состояния 1,0,0,Синхроимпульсы, поступающие наС-вход счетчика 48 с выхода четвертого элемента НЕ 76, перебирают адреса ячеек памяти в блоке 7 и в первый разряд каждой и-разрядной ячейки памяти записывается маркер. КогдаК тактовых импульсов переберут всеадреса, на выходе переполнения счетчика 48 появляется отрицательный импульс (фиг,5 т), который поступает через открытый третий элемент И 70 наС-входы первого - третьего триггеров43-45 и переводит их в состояния1,0,0.При этом управляющие сигналы начетвертом 84 и шестом-восьмом 86-88выходах блока 2 снимаются, что приводит к возвращению счетчика 48 висходное положение, коммутатор 11преобразователя отключает выходысчетчика 48 и подключает выходы реги-"стра 9 к адресным входам блока 7 оперативной памяти, Состояния 1,0,0 первого-третьег.; триггеров 43-45 вызывают появление на входах пятого элемента И-НЕ 53 логических "1", а на входах первого элемента ИЛИ 61 - логических "0". При этом, если на первый вход 77 блока 2, соединенный с первыми входами элементов И-НЕ 53 и ИЛИ 61, поступает логический 0 с первого выхода шифратора 6 (запрос обслуживания канала 12 отсутствует), то блок 2 управления находит 1 8190с я н режиме ожидацпя ) так как логический 0 , поступаюший ца третий вход двенадцатого элемента И-НЕ 60, запрещает прохожцецие сицхроимпуль 5 сов на С-входы первого-третьего триг - герон 43-45 и их состояние 1,0,0 сохраняется (фиг.5 м).При появлении на первом входе 77 блока 2 управления запроса обслуживания канала 12 (логическая Фиг.5 м), на выходе пятого элемента И-НЕ 53 формируется отрицательный импульс (фиг.5 н), поступающий через первый выход 81 блока 2 на вход разрешения записи регистра 9 адреса, а логическая "1", сформированная на выходе первого элемента ИЛИ 61, раз - решает прохождение очередного синхроимпульса на С-входы первого в третье триггеров 43-45 и переводит в состояния 1,0,1, подготовленные сигналом с выхода пятого элемента И-НЕ 53,При этом с выхода третьего эле мента НЕ 73 через седьмой выход 87 блока 2 на первый управляющий вход блока 7 оперативной памяти подается логическая (Фиг.5 к), подготавливая его к считыванию, а на выходе шестого элемента И-НЕ 54 формируется логический ц 011, разрешающий прохождение импульса с прямого выхода пятого триггера 47 через шестой элемент ИЛИ 66 на вход первого элемента И 68, на35 другом входе которого присутствуети н сигнал разрешения (логическая 1 ), поступающий с выхода седьмого элемента ИЛИ 67, так как ца его вход подается логическая 1 с выхода третье го элемента НЕ 73, Отрицательный импульс с выхода первого элемента И 68 через восьмой выход 88 блока 2 поступает на второй управляющий вход блока 7 оперативной памяти (фиг.5 л), по 45 которому производится чтение и-разрядной ячейки по 1-му адресу. Одновременно на десятом выходе 90 формируется положительный импульс (фиг.5 о) передний фронт которого совпадает с серединой длительности импульса чтения (фиг.5 л)Таким образом, импульс, поступающий с десятого выхода 90 блока 2 на, второй управляющий вход регистра 5, производит запись в регистр 5 числа, считанного с блока 7 оперативной памя ти. 11 альцейшая работа блока 2 управления зависит от того, накоплено врегистре 5 и-разрядцое слово или нет,Если преобразование не закончено, то с выхода (и+1)-го разряда регистра 5 логический "О" поступает через четвертый вход 80 блока 2 на Р-вход четвертого триггера 46, состояние которого не изменяется с приходом на его С-вход синхроимпульса, Поэтому низкий уровень на прямом выходе четвертого триггера 46, поступающий на первый вход пятого элемента ИЛИ 65, на второй вход которого приходит также низкий уровень с выхода шестого элемента И-НЕ 54, вызывает появление на выходе пятого элемента ИЛИ 65 логического 0, который устанавливает с помощью восьмого элемента И-НЕ 56 на Р-входе второго три гера 44 логическую "1". На Р-входах первого 43 и третьего 45 триггеров при этом появляются логические 0. Таким образом, с приходом очередного синхроимпульса на С-входы первого-третьего триггеров 43-45 они переходят из состояний 1,0, в состояния 0,1;О. При этом ца седьмом 87 и восьмом 88 выходах блока 2 управления формируются сигналы (фиг.5 к,л), по которым содержимое регистра 5 записывается в- ю ячейку блока 7 оперативной памяти, соответствующую обслуживаемому каналу 12, а на третьем выходе 83 блока 2 управления формируется сигнал сброса в исходное положение пятого триггера 22 обслужен- ного канала 12 (фиг.5 п).С приходом на С-входы первоготретьего триггеров 43-45 очередногосинхроимпульса они снова переходятв состояния 1,0,0 и далее блок 2 уп-,равления вырабатывает все необходимые управляющие сигналы по обслуживанию следующего канала 12,Если преобразование по какому-либо каналу 12 закончено, т,е. в регистре 5 накоплено п в разрядн слово, то первый-третий триггеры 43-45блока 2 управления переходят из состояний 1,0,1 в состояния 0,0,0.При этом в отличие от первоначального состояния, кроме сигнала сбросав исходное положение регистра 5, одновременно на третьем выходе 83 блока 2 управления формируется сигналсброса пятого триггера 22 обслуживаемого канала 12 (фиг.5 ж,п). Зто достигается тем, что маркер приема, по. явившийся в (и+1)-и разряде регистра5 5, записывается в четвертый триггер 46 блока 2 управления и логическая "1" с его прямого выхода (фиг,5 р) поступает на второй вход второго, элемента ИЛИ 62 и Формирует на его выходе логическую "1", поступающую на второй вход второго элемента И-НЕ 50, на первый вход которого приходит также логическая "1" с инверсного выхода третьего триггера 45, При этом 5 с выхода второго элемента И-НЕ 50 на третий выход 83 блока 2 управления поступает сигнал для сброса пятого триггера 22 обслуживаемого канала 12 Фиг.5 и). 20Одновременно первый-третий триг.геры 43-45 подготавливаются к переходу в следующее состояние. Сигналы низкого уровня с инверсного выхода четвертого триггера 46 и выхода 25 третьего элемента И-НЕ 50 поступают на входы четвертого элемента ИЛИ 64, и логический "0", сформированный на его выходе, устанавливает седьмой элемент И-НБ 55 в состояние логичес кой "1", которая подается на Э-вход первого триггера 43. С выхода перво" го элемента И-НЕ 49 сигнал низкого уровня поступает на входы восьмого 56, девятого 57 элементов И-НЕ и устанавливает на их выходах логические "1", которые подаются на 0-входы второго 44 и третьего 45 триггеров,Таким образом, с приходом очередного синхроимпульса на С-входы пер вого-третьего триггеров 43-45 они переходят в состояния 1,1,1.При этом на шестом выходе 86 блока 2 управления формируется маркер (фиг.5 з), который по сигналам, сфор мированным на седьмом 87 и восьмом 88 выходах блока 2 управления(фиг.5 к, л), записывается в первый разряд п-разрядной ячейки блока 7 (адрес обслуженного канала 12 сохраняется на регистре 9 адреса до перехода блока 2 управления в состояние 1,0,0).Положительным перепадом сигнала с выхода первого элемента И 68 в четвертый триггер 46 записывается логический "0" (фиг.5 л,р), так как регистр 5 обнулен и на П-вход четвертого триггера 46 поступает с (и+1)- го разряда регистра 5 логический "0" Очередной синхроимпуп с, ностуиающий свыхода десятого элемента И-НЕ58, переводит первый-третий триггера43-45 в состояния 1,0,0 и далее всяработа блока 2 управления повторяется,Таким образом, за время, равноепериоду между двумя информационнымиразрядами входного кода, происходитприем и обработка одного разряда информации во всех К каналах преобразования, причем прием каждогоп-разрядного информационного слона происходит с одновременным его преобразованием и в отличие от известногопреобразователя не требуется промежуточного хранения накопленных слон.Поэтому преобразование может быть непрерывным без предварите .нного накопления Б слон,Предлагаемый преобразователь позволяет производить преобразованиелюбых входных кодов, как биполярных,так и двоичных, как с паузки, так ибез пауз, что расширяет область егоприменения.Кроме того, предлагаемый преобразователь позв"ляет одноврем;-,;,.:.". производить в одних каналах 12 преобразование биполярных входных кодов, ав других каналах 12 преобразование,цвоичных входных кодов, причем скорость поступления входной информациидля разных каналов 12 может быть различной, что также расширяет областьего применения.формула изобретения1, Преобразователь последовательного кода в параллельный, содержащий генератор импульсов, блок управления, блок контроля нечетности, мультиплексор, выходной регистр и К каналов преобразования, каждый из которых включает в себя первый-пятый триггеры, первый-четвертый элементы И, первый-пя гый элементы ИЛИ, первый и второй элементы НЕ и инвертор, вход которого объединен с входом первого элемента НЕ и является первым информационным входом канала преобразования, выход первого элемента НЕ соединен с Я-входом первого триггера и первым входом первого элемента ИЛИ, выход инвертора через второй элемент НЕ подключен к К-входу первого триггера и второму входу перво481901г элсмсцтл 11381;т л цл п щ ц йс я тем, т, е цс.ц рлс пшреция абллсти лримецеция эл с.чет преобразования дноичцога кодл, повышения быстродействия ц уц рссепия преабраза 5 нлтеля, н цега вцедецы шифратор,блок аперлтивцой памяти, дешифратор, регистр ллресл, элемент ИЛИ, коммутатор, л в кажный кяцлл преобразования - пятый элемент И и третий и четвертый элементы НЕ, вход третьего элемента НЕ объединен с первыми вхадами второго и третьего элементов ИЛИ и является первым управляющим входом канала преобразования, выход третьего элемента НЕ соединен с первыми входами четнертога и пятого элементов ИЛИ, вторые входы которых являются вторыми соответственно управляющим и информационным входами канала преобразования, прямой выход первого триггера соединен с вторым входом второго элемента ИЛИ, выход которого и выход пятого элемента ИЛИ подключены к первому и нторому входам первого элемента И, выход которого соединен с Р в вход второго триггера, выход первого элемента ИЛИ соединен с вторым входом третьего элемента ИЛИ, выход которого и выход четвертого элемента ЕЛИ подключены к первому и второму входам второго элемента И, выход кото ра го соединен с Б-входам третьего триггера, прямой выход которого подключен к Р-входу четвертого триггера и первому входу третьего элемента И, инверсный выход четвертого триггера соединен с вторым входом третьего элемента И, вы ход которого через четвертый элемент НЕ и непосредственно подключен соответственно к С-входу второго и д-входу пятого триггеров, прямой и инверсный выходы пятого триггера соединены с первыми входами соответственно четвертого и пятого элементов И, вторые входы которых в первом канале преобразования подключены к выходу источника логической единицы, выход пятого элемента И каждого канала преобразования, кроме последнего, соединен с вторыми входами четвертого и пятого элементов И последующего канала преобразования, прямой выход второго триггера каждого канала преобрязснация соединен с саабветствующим ицформлциацным входом мультиплексора, нюхал четвертого элемента 11 клжлога лцллс преабрязонлция цадключец к соответствующему нха - ду шифряторл, цс рныц ныхсд которого соединен с первым входам блока управления, первый выход которого ц вторые выходы пц 1 дрятарл подключены соответственно к входу разрешения записи и информационным входам регистра адреса, выходы которого соединены с входами дешицрлтора, пернымп информационными входами коммутатора, адресными входами мультиплексора и являются адресными выходами преобра - занлтеля, второй и третий выходы блока управления подключены соответственно к С-входам третьего-пятоготриггеров всех кяцллан преобразовав ния и первому К-входу .пятог триггера всех каналов преобразования, выходы дешифрлтора подключены к нтарьп 1 К-входам пятых триггеров соответствующих каналов преобразования, второй вход блока управления объединен с Е-входами пятых триггеров всех каналов преобразования и является входом запуска преобразователя, выход генератора соединен с третьим входом блока управления, четвертый, пятьп, и шестой выходы которого подключены соответственно к управляющему и вторым информационным входам коммутатора и первому входу элемента ИЛИ, выходи которых соединены соатнетстгецца с адресными и первым информлпцапльм, входами блока оперативной памяти, выход мультиплексора подключен к первому информационному входу выходного регистра, выход первого разряда которого подключен к первому информационному входу блока контроля нечет- ности, второму входу элемента ИЛИ и является первым информациоцным ньходом преобразователя, выходы второго и-го разрядов выходного регистра (и - разрядность слон входного кода) соединены с одноименными информационными входами блока контроля цечетности и блока оперативной памяти ц являются одноименными информационными выходами преобразователя, .выход (и+ +1)-го разряда выходного регистра подключен к управляющему входу блока контроля нечетности, четвертому входу блока управления и является управляющим выходом преобразователя, седьмой-десятый выходы блока управления соединены соатнетствеццо с первым и вторым упрлнляюпсцми нхадлми