Устройство для контроля и восстановления микропроцессорной системы

СОЮЗ СОВЕТСЕаСОЦИАЛИСТИЧЕСНРЕСПУБЛИН 9) (11) 5 и 4 0 06 Р 11 ОБР Е ПИСАНИЕ ИДЕТЕЛЬС ВТОРСКОМ л во СССР22,ОСУДАРСТВЕННЫЙ НОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ( 71) Харьковское научно-производственное объединение по системам автоматизированного управления(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ И ВОССТАНОВЛЕНИЯ МИКРОПРОЦЕССОРНОЙ СИСТЕМ(57) Изобретение относится к цифровой вычислительной технике и можетбыть использовано при построении аппаратных средств оперативного диагностирования и восстановления контроллеров микропроцессорного управления повышенной надежности, выполненных, например, на основе микропроцессорного набора К 580. Цель изобретения - повышение надежности и оперативности восстановления искаженнойинформации, Сущность изобретения состоит в повышении надежности путемобеспечения защиты от записи выбранной области ЗУ и формирования сигнала микропроцессору при обращении в запрещенную область памяти, инициаиэации процедуры рестарта при сбоедвух или более каналов системы с выдержкой во времени, необходимой длязавершения групповых сбоев, мажоритирования данных и информации в целях формирования сигналов сбоя, пуска, сброса; в повышении оперативности восстановления функционированияьыкропроцессорной системы за счетфиксации в программно доступных средствах информации о типе цикла обмена, в котором произошел сбой, и запоминания адреса обращения, при котором возник сбой, Устройство дляконтроля и восстановления микропроцессорной системы содержит три канала, каждый из которых содержит первый и второй регистры данных, первыйи второй регистры слова состоянияканала; регистр адреса сбоя, формирователь длительности импульса сброса, блок управляемых мажоритарныхэлементов, блок индикации, блоксравнения, блок задания режима, дешифраторы адреса и конфигурации системы, блок конфигурации и контроля,первый и второй управляемые мажоритарные элементы, второй и третий одновибраторы, триггер управления,первый и второй блоки элементов И,первый - девятый элементы И, первый -третий элементы ИЛИ, 2 з.п. ф-лы,1317441 ь Д, Ванихиндар Составител Техред В.К Корректор Л,енко Редактор А. Маковск Подпис аказ 2425 Производственно-полиграфическое предприятие, г, Ужгород, ул. Проектная, 4 44 Тираж 672ВНИИПИ Государственногпо делам изобретени 13035, Москва, Ж, Рау комитета СССРи открытийкая наб д, 1 13Изобретение относится к цифровойвычислительной технике и может бытьиспользовано при построении аппаратных средств оперативного диагностирования и восстановления контроллеровмикропроцессорного управления повышенной наДежности, выполненных, например, на основе микропроцессорногонабора К 580.Целью изобретения является повышение надежности и оперативности восстановления искаженной информации.На фиг, 1 и 2 приведена функциональная схема -го канала предлагаемого устройства; на фиг, 3 - то же,Формирователя длительности импульсасброса; на Фиг. 4 - то же, блока индикации; на фиг, 5 - то же, блока задания режима; на фиг. 6 - то же, блока конфигурации и контроля; нафиг. 7 - временная диаграмма работысчетчика времени сброса; на фиг. 8временная диаграмма поступления сигналов в устройство по входам группыуправляющих входов и через шину данных, а также срабатывания его основных узлов; на фиг, 9 - схема включения предлагаемого устройства в трехканальной системе,Устройство для контроля и восстановления микропроцессорной системы(фиг. 1 и 2) содержит первый 1 и второй 2 регистры данных, первый 3 ивторой 4 регистры слова состояния канала, регистр 5 адреса сбоя, формирователь 6 длительности импульсасброса, блок 7 управляемых мажоритарных элементов, блок 8 индикации,блок 9 сравнения, блок 10 заданиярежима, дешифраторы адреса 11 й конфигурации 12 системь:, блок 13 конфигурации и контроля, первый 14 и второй 15 управляемые мажоритарные элементы, второй 16 и третий 17 одновибраторы, триггер 18 управления, пер -вый 19 и второй 20 блоки элементовИ, первый - третий элементы И 21-23,первый одновибратор 23,1 четвертый -девятый элементы И 24-29, шину 30данных, первый - третий элементы ИЛИ31-33, группу 34 управляющих входов34,1 - 34,10, первый 35.1 и второй35.2 информационные входы, первый36,1 и второй 36.2 входы останова,первый 37.1 и второй 37,2 входы сбоя,первый 38,1 и второй 38,2 входы сброса, первый - пятый выходы 39,1-39,5шины 30 данных, информационный выход40, выходы: сброса 41, сбоя 42 и за 17441 2виты 43 памяти, входы 44.1 - 44.3шины 30 канала данных, третий 45,первый 46 и четвертый 47 выходы блока 13 конфигурации и контроля, первый - третий выходы 48 - 50 блока 10задания режима,формирователь 6 длительности импульса сброса (фиг. 3) содержит двоичный счетчик 51, генератор 52 импульсов, первый 53 и второй 54 триггеры,Блок 8 индикации (.мт, 4) содержит первый - четвертый 55 - 58 элементы индикации.Блок 1 О задания режима (фиг. 5)содержит первый 59 и второй 60 триггеры, первый - третий тумблеры 61 - 63Блок 13 конфигурации и контроля(фиг. 6) содержит преобразователь 6420 кодов, схему 65 сравнения, элементИЛИ 66, первый - пятый разряди 67.167.5 первого информационного входа,первый - третий разряды 68,1 - 68,3второго информационного входа, пер 25вий 69.1 и второй 69.2 разряды первого управляющего входа блока,первый - четвертый разряды 70.1 - 704третьего выхода 45 блока. 30На фиг. 7 - 9 использованы обозначения, принятые на фиг. 1 и 2,Регистр 1 данных предназначен дляприема и хранения информации, поступающей с шины 33 данных по управляющим сигналам на входе 34В регистре 2 данных хранится код.конфигурации системы. Запись информации в регистр 2 осуществляется по 40сигналам, поступающим на С-вход свхода 34,2 при наличии разрешающегосигнала на Ч-входе.Регистры 3 и 4 слова состоянияканала предназначены для фиксации 45факта и условий возникновения сбоя,В трех разрядах регистра 3 записывается и хранится информация о наличиисбоя (вход Б 1), возникновении сбояпри записи-выводе данных (вход Б 2)и обращении к памяти (вход Б 3), Вдвух разрядах регистра 4 записывается информация об остановке микропро-цессора (вход Б 1) при выходе из независимого режима функционированияи возникновении краткого сбоя - сбояв двух и более каналах (вход Б 2).Обнуление регистров 3 и 4 осуще -ствляется подачей сигнала на В-входыили синхроимпульсом поступающим на3 13С-входы (на Э- входах присутствуютнулевые сигналы).Регистр 5 предназначен для запоминания адреса обращения при возникновении сбоя в данном канале.Формирователь 6. длительности импульса сброса, осуществляющий Формирование сигнала сброса заданной длительности, т,е, длительности, обеспечивающей перекрытие во времени действия группового сбоя, работает следующим образом (фиг. 3).При отсутствии сигнала на входеформирователя 6 счетчик 51 через определенное количество импульсов отгенератора 52 на выходе переполненияОГГ выдает импульс, кбторым подтверждается нулевое состояние триггеров53 и 54. Сигнал на,выходе формирователя. 6 отсутствует,С появлением сигнала на входе формирователя 6 счетчик 51 переводитсяв нулевое состояние и сохраняет егов течение действия этого сигнала, атриггер 54 устанавливается в единичное состояние. Очередным импульсомгенератора 52 триггер 54 также переводится в единичное состояние и навыходе формирователя 6 появляется импульс сброса,После окончания сигнала на входеформирователя 6 счетчик 51 отсчитывает К импульсов, после чего появляется сигнал переполнения и триггеры53 и 54 последовательно устанавливаются в нулевое состояние, импульссброса на выходе формирователя 6 исчезает.Таким образом, с момента появления сигнала на входе формирователя 6на его выходе - импульс сброса, длительность которого равна времени существования входного сигнала и времени заполнения счетчика 51.Коэффициент пересчета К счетчика51 выбирается из условияК = -"ц-;игде Т . - требуемое время установкиестмикропроцессоров системыс учетом перекрытия времени действия групповыхсбоев;Т - длительность сигнала сбро 16са, формируемого Формирователем 16 и поступающегона вход блока 6;7 н - период следования импульсов от генератора 52. 17441 4Блок 13 конфигурации и контроля(фиг. 6) предназначен для:а) Формирования сигналов управления работой устройства; задания независимого режима работы (выход 46);блокировки выдачи сигнала контроля(выход 47);б) выдачи кодов конфигурации системы (выходы 70.1 - 70.4);10 в) формирования сигнала, свидетельствующего об обращении в запрещенную область памяти (выход 43).Преобразователь 64 кодов осуществляет выдачу сигналов на выходы бло 11 ка 13 конфигурации и контроля в эави.симости от сигналов на его первом -пятом входах и представляет собойкомбинационное дискретное устройство,работа которого описывается таблицей.20Преобразователь 64 кодов можетбыть выполнен на основе ПЗУ или ПЛМ.Код 1000 на выходах 704 - 70.1соответствует мажоритарному режиму25 работы, код 0110 - режиму трансляциина выход данных своего канала.На выходах 43, 46 и 47 активнымиявляются сигналы низкого уровня.Схема 65 осуществляет сравнение30 значений старших разрядов регистра 2,в которых задается область памяти,запрещенная для обращения, и значений кода, поступающего с входа 39.3 -кода старших разрядов текущего адреса. При их совпадении формируетсянулевой сигнал,Элемент ИЛИ 66 предназначен дляформирования сигнала перехода в не зависимый режим по сигналам от реги-"стра 2 (вход 67,2) или по сигналувыхода 49 блока 10 задания режима(при отладке и контроле системы).На входы 69,1-69,2 поступают сиг налы ЗАП Ч ВЫВ, ПАМ, определяющиетип цикла работы микропроцессора (вывод информации по адресу ЗУ или уст"ройства ввода-вывода, обращение кЗУ).Блок 8 индикации (фиг. 4) с помощью элементов 55 - 58 осуществляетиндикацию конфигурации, в которойнаходится система (мажоритарная конФигурация, мультиплексирование информации от своего канала)Блок 9 сравнения предназначен длясравнения данных своего канала и дан.ных на выходе блока 13, полученныхв результате мажоритирования.5Блок 10 задания режима (фиг, 5)обеспечивает включение системы вразличных режимах работы. С помощьютумблера 61 и триггера 59 на выходе48 формируется сигнал пуска своегоканала, с помощью тумблера 62 и триггера 60 на выход 49 выдается сигналперехода в независимый режим, с помощью тумблера 63 производится включение питания своего канала.Триггеры 59 и 60 обеспечивают защиту от дребезга контактов тумблеров 61 и 62,Дешифратор 11 адреса в соответствии с кодом, поступающим на входы34.6 и 34.7, при наличии разрешающего сигнала на шине 39.5 (соответствует сигналу ПРМ - приема информации) осуществляет управление выдачей информации из регистров 3 и 4через блок 19 элементов И или из регистра 5 через блок 20 элементов Ина шину 30 данных, а также занесениенулевого кода в регистры 3 и 4.Дешифратор 12 производит преобразование кода конфигурации системы свыхода 45 блока 13 в код индикации,поступающий в блок 8.Блок 7 управляемых мажоритарныхэлементов осуществляет мажоритирование или коммутацию информации, поступающей на его Р-входы, и описываетсяследующей логической функцией: 1317441 Т = К-51 20 где К - коэффициент пересчета,- период следования импульсовот генератора 52,Одновибратор 17 необходим дляобеспечения надежной установки в ис 25 ходное состояние регистра 4.Одновибраторы формируют сигналызаданной длительности при поступлениисигнала на вход (при включении питания)Эти узлы могут быть выполненына ВС-цепочке, в которой время заряда конденсатора определяет длительность формируемого импульса,Триггер 18 управления предназначендля запоминания факта появления сбоясвоего канала и блокировки записи информации в регистр 3 через единичныевходы Б 1 - 8 3 до завершения прог-раммной обработки слова состоянияканала, записанного в регистрах 3 и 4.40 Блоки элементов И 19 и 20 управляют выдачей на шину 30 данных информации, записанной в регистрах 3 и 4 ирегистре 5 соответственно, Выдача информации на шину производится при45 программном обращении к регистрам поадресу, поступающему на дешифратор 11,,Элемент И 21 служит для управленияформированием сигнала сбоя данногоканала. Сигнал сбоя формируется приединичном сигнале на выходе блока 9сравнения по сигналу опроса, периоди-.чески поступающему на вход 34,10, иотсутствии .сигнала блокировки, выра. батываемого на выходе 47 блока 1355 конфигурации и контроля,г, =(вв,+вэ, +во,)ы+ где Р - сигнал (сигналы) на -м ин 1формационном входе, 1 = 1, 3;.о, - сигнал работы в мажоритарном режиме;сигналы работы в режимеС, ЛГ 11мультиплексирования информации от своего, левого иправого каналов соответственно.Сигналы с Ы, ы,Ы являются попарно ортогональными и обращаются в единицу при поступлении на вход 1) блока 7 кодов конфигурации мажоритарного режима или мультиплексирования информации от своего, левого и правого каналов при избирательных обращениях к внешним устройствам только одного заданного канала.Первый 14 и второй 15 управляемые мажоритарные элементы предназначены для мажоритирования сигналов сбоя и сбро.са соответственно, Они описываются следующей логической функцией: 6г (лв +вв +вв)ч+ич)где Р. и 7 - сигналы на 1-м информационном ( =1, 3 ) иуправляющем входах со ответственно,Одновибратор 16 предназначен длявыдачи сигнала, длительность которого Т учитывает (перекрывает) раз 1610брос времени установки в исходноесостояние Т . микропроцессоровтрех каналов системы:Тшах 1 Т Т1 д 1,5 5 где Т - длительность сигнала устаБ 1новки, обеспечиваемая счетчиком 51 блока 6 т,е. Элемент И 22 предназначен для формирования сигнала начала установки в исходное состояние канала при выхо7 1317 де системы из независимого режима работы каналов.Элемент И 23 формирует сигнал начала установки в исходное состояние при поступлении сигнала останова по команде НЬТ на входы 34.5 от своего канала, 36.1 и 36.2 от левого и правого каналов в режиме независимой работы.Элементы И 24, 26 и 27 управляют 10 записью информации о сигнале ошибки в зависимости от состояния триггера 18 и сигналов на входах 34,9 и 34.8. На вход 34.8 поступает сигнал Вал 7 ВЫВ, на вход 34.9 - сигнал 5 ПАХ. Это позволяет селектировать мо мент появления ошибки.Элемент И 25 управляет входом синхронизации триггера 18 и исключает его установку в нуль до обнуления ре гистра 3.Элемент И 28 формирует сигнал внешнего сбоя в случае поступления на его входы единичного сигнала с выхода элемента И 21 и сигнала ЭАПЦ ВЫВ 25 с входа 34.8. 441 8 Элемент И 29 управляет записью информации в регистр 2 посредством формирования сигналов на его 7-входе. 30В независимом режиме функционирования он блокирует запись в регистр 2, исключая тем самым возможность доступа пользователя к блоку 13 конфигерации и контроля (на выходе 46 в этом режиме - низкий потенциал). 40 45 50 55 Шина 30 данных предназначена для обмена информацией с микропроцессором и памятью. Элементы схемы, с которых информация поступает на шину 30 данных, имеют высокоимпедансные выходы и соответствующими управляющими сигналами переводятся в требуемое . состояние.Элементы ИЛИ 31 - 33 предназначены для формирования сигнала установки в исходное состояние микропроцессоров системы, а также отдельных узлов устройства, Сигналом с выхода элемента ИЛИ 31 производится также запись единичного сигнала в первый разряд регистра 4,Предлагаемое устройство работает в двух основных режимах: контроля функционирования своего канала в мажоритарной конфигурации и контроля микропроцессорной системы при независимом функционировании каналов. Работа устройства в первом режимепроисходит следующим образом,После подачи питания с выхода 50блока 10 задания режима формирователи 16 и 17 выдают сигналы заданнойдлительности. При этом происходит обнуление регистра 4, а через элементИЛИ 32 запускается формирователь бдлительности импульса сброса. Сигналс выхода формирователя 6 поступаетна выход 41 устройства (на правый илевый каналы) и на вход мажоритарного элемента 15.Элемент 15 осуществляет мажоритирование сигналов установки своего,левого (вход 38.1) и правого (вход38.2) каналов и производит обнулениемикропроцессора своего канала (данный выход устройства условно не показан), а также регистров 2 и 3. Нулевым сигналом с первого выхода регистра 3 устанавливается в нулевоесостояние триггер 18. Длительностьформируемого сигнала сброса обеспечивает надежную установку в исходное состояние микропроцессоров и каналов в целом с учетом возможноговремени разброса, Мажоритирование,сигнала установки дает возможностьобеспечения синхронного начала работы микропроцессоров трех каналов,По сигналу на входе 34.1 (фиг. 7)в регистр 1 записывается код, поступающий через шину 30 данных.Блок 7 производит мажоритированиеданных от своего, левого (вход 351)и правого (вход 35.2) каналов в соответствии с кодом настройки, поступающим с выхода 45 блока 13.конфигурации и контроля,При совпадении кодов на входахблока 9 сравнения сигнал на его выходе отсутствует, и при обращении кэлементу И 21 сигнал сбоя на его выходе 42 не формируется.В мажоритарном режиме в регистре2 записан нулевой код, которому соответствуют единичные сигналы на выхо,дах 43, 47 и 46 блока 13 конфигурациии контроля, а на выходе 45 - код мажоритарной конфигурации системы,Единичный сигнал на выходе 47 разрешает опрос элемента И 21, на выходе 46 закрывает элементы И 22, 23,обеспечивает мажоритирование сигна лов элементов 14 и открывает элементИ 29, разрешая тем самым прием информации в регистр 2 при появлениисигналов на входах 34.2 и 34.3, Еди 9 1317ничный сигнал на выходе 43 свидетельствует об отсутствии обращения в запрошенную зону ЗУ (в данном режимемеханизм защиты памяти отключен). Принесовпадении кодов на входах блока 9сравнения по стробу на входе 34,10устройства на выходе элемента И 21появляется единичный сигнал, которыйпоступает на мажоритарный элемент 14своего и соседних каналов (выход 42). 10Если на один из входов (3.1 и37.2) при этом также поступает сигнал сбоя одного из соседних каналов,то сигнал с выхода элемента 14 черезэлемент ИЛИ 32 запускает формирователь 6 длительности импульса сбросаи устанавливает в единичное состояние второй разряд регистра 4.В результате происходит рестартсистемы по алгоритму, описанному выше для операции начального пуска.Поскольку обнуления регистра 4 приэтом не происходит(так как он имеетиндивидуальную схему сброса), то записанная в нем информация может быть 25затем передана в микропроцессор приобращении к данному регистру,Сигнал с выхода элемента И 21 присбое своего канала поступает такжена элементы И 24-28Так как триггер 3018 к этому моменту находится в нулевом состоянии, то срабатывает элемент И 24 и устанавливается в единичное состояние первый разряд регистра 3. Если сбой произошел в циклевывода данных по адресу ЗУ или устройства ввода-вывода системы, то на .входе 34.8 присутствует сигналЗАП 7 ВЫВ, по которому формируетсясигнал внешнего сбоя на выходе 44.1 40элемента И 28 и устанавливается вединичное состояние второй разряд,регистра 3, поскольку на вход 82 этого регистра поступает единичный сигнал с выхода элемента И 26, 45Если сбой произошел при обращениик ЗУ, что подтверждается единичнымсигналом ПАМ на входе 34,9, то срабатывает элемент И 27 и "единица" записывается в третий разряд регистра 3, 50После установки в единичное состояние первого разряда регистра 3 сра -батывает элемент И 25 и триггер 18записывает единицу", Зто позволяетисключить изменение информации в регистрах 3 .и 5 до ее анализа микропроцессором (в регистр 5 записываетсяадресная информация на шине 30 данныхв момент возникновения сбоя). 441 10При появлении единичного сигнала на первом выходе регистра 3, который выдается на шину 30, осуществляется прерывание системы и опрос слова состояния, записанного в регистрах 3 и 4, и адреса, записанного в регистре 5, Для этого с входа 34.5 подается разрешающий сигнал, а затем по двухразрядному адресу, поступающему с входов 34.6 и 34.7 и дешифрируемому блоком 11, на шину 30 данных последовательно передаются коды, записанные в регистрах 3, 4 (через блок .элементов И 19) и регистре 5 (через блок элементов И 20). После обработки слова состояния канала и адреса сбоя сигналом с выхода дешифратора 11, поступающим на входы синхронизации, происходит обнуление регистров 3 и 4, поскольку их информационные входы подключены к нулевому полюсу источника питания.Таким образом, благодаря фиксации слова состояния канала и адреса сбоя устройство обеспечивает повьппение оперативности восстановления, а исключение возможности изменения инфор. мации о сбое до, окончания ее обработки повышает надежность функционирования канала и микропроцессорной системы в целом.Дешифратор 12 в ходе работы устройства формирует единичные сигналы на одном из входов блока 8 индикации, Элементы 55-58 индикации позволяют контролировать конфигурацию, в которой функционирует система.Работа устройства во втором режиме происходит следующим образом.Особенностью работы устройства в этом режиме является то, что оно обеспечивает защиту выбранной области ЗУ от записи.Переход устройства в этот режим работы осуществляется занесением в регистр 2 соответствующего кода. После этого на выходе 46 блока 13 конфигурации и контроля появляется нулевой сигнал, которым закрывается элемент И 29 и открываются элементы И 22 и 23, Кроме того, происходит бло. кировка мажоритарного элемента 14 и настройка блока 7 мадоритарных элементов на выдачу информации от своего канала.При обращении к запрещенной зоне ЗУ на выходе 43 блока 13 конфигурации и контроля появляется нулевой сигнал, по которому внешними средст 11 131 вами осуществляется блокировка исполнительных интерфейсных сигналовВыход из независимого режима работы осуществляется при поступлении сигнала с входа 392, В результате формируется единичный сигнал элементом И 22, который проходит черех элемент ИЛИ 31, записывается в первом разряде регистра 4 и, кроме того, поступает через элемент ИЛИ 32 в счетчик 6, вызывая рестарт канала (системы).ГРестарт в этом режиме может быть вызван также при одновременном поступлении сигналов останова от своего (вход 345) и соседних (входы 36.1 и 362) каналов, что приводит к срабатыванию элемента И 23.Предлагаемое устройство позволяет проводить выборочный пуск каналов путем подачи сигнала на выход 48 блока 10 задания режимов, При контроле и отладке системы с помощью тумблера 62, формирующего сигнал на выходе 49 блока 10, обеспечивается необходимый режим работы блока 13 конфигурации и ,контроля и управляемого мажоритарного элемента 15.формула изобретения1. Устройство для контроля и восстановления микропроцессорной системы, содержащее три канала, причем каждый канал содержит первый и второй регистры данных, первый и второй регистры слова состояния канала, формирователь длительности импульса сброса, блок конфигурации и контроля, блок сравнения, дешифратор адреса, триггер управления, первый блок элементов И, с первого по седьмой элементы И, с первого по третий элементы ИЛИ, причем информационный вход первого регистра данных подключен к входу канала устройства для подключения к шине данных контролируемой микропроцессорной системы, выход первого регистра данных соединен с первым входом блока сравнения и является информационным выходом канала устройства и подключен к информационным входам двух других каналов устройства, выход блока сравнения соединен с первым входом первого элемента И, выход второго регистра данных соединен с первым информационным входом блока конфигурации и контроля, первый выход которого соединен с инверсным7441 12 10 30 35 50 каналов, второй и третий информаци 55 онные входы первого управляемого ма 20 25 40 45 входом второго элемента И, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности и оперативности восстановления искаженной информации, каждый канал устройства содержит регистр адреса сбоя, блок индикации, блок задания режима, дешифратор конфигурации системы, блок управляемых. мажоритарных элементов, второй блок элементов И, первый и второй управляемые мажоритарные элементы, первый, второй и третий одновибраторы, восьмой и девятый элементы И, причем выход второго элемента И соединен с первым входом первого элемента ИЛИ, первый и второй входы третьего элемента И подключены к первому и второму входам останова канала устройства и подключены к входным шинам управления двух других каналов устройства, вход синхронизации первого регистра данных, вход синхронизации второго регистра данных, первый управляющий вход блока конфигурации и контроля, третий вход третьего элемента И, первый и второй входы дешифратора адреса, второй вход первого элемента И подключены к группе входов канала устройства для подключения к шине управления контролируемоймикропроцессорной системы, выход первого регистра данных соединен с первым информационным входом блока управляемых мажоритарных элементов,второй и третий информационные входыблока управляемых мажоритарных элементов подключены соответственно кпервому и второму информационным входам канала устройства и подключены к информационным выходам двух других каналов устройства, выход блока уп-, равляемых мажоритарных элементов сое. динен с вторым входом блока сравнения и информационным входом второго регистра данных, выход первого элемента И соединен с первым информационным входом первого управляемого мажоритарного элемента, с первыми входами четвертого, пятого, шестогои седьмого элементов И, с прямымвходом восьмого элемента И и является выходом сбоя канала устройства и подключен к входам сбоя двух других жоритарного элемента являются соответственно первым и вторым входамисбоя канала устройства и подключенык выходам сбоя двух других каналовустройства, инверсный выход триггера управления соединен с вторыми входами четвертого, шестого и седьмого элементов И, инверсные входы шестогои восьмого элементов И, третий входседьмого элемента И и первый вход девятого элемента И подключены к группе входов канала устройства для подключения к шине управления контролируемой микропроцессорной системы,первый, второй и третий выходы дешифратора адреса соединены соответственно с синхровходами первого и второгорегистров слова состояния канала, суправляющим входом первого блока элементов И и с управляющим входом второго блока элементов И, выход третьего элемента И через первый одновибратор соединен с вторым входом первогоэлемента ИЛИ, выход которого соединенс первым входом второго элемента ИЛИи единичным входом первого разряда второго регистра слова состояния канала, выход первого управляемого мажоритарного элемента соединен с вторым входом второго элемента ИЛИ и сединичным входом второго разряда второго регистра слова состояния канала,выходы первого и второго регистровслова состояния канала подключены кинформационному входу первого блокаэлементов И,первый выход блока конфи-гурации и контроля соединен с управляющим входом первого управляемого мажоритарного элемента, вторым входом девятого элемента И и с инверсным входом третьего элемента И, прямой вход второго элемента И, второй информационный вход блока конфигурации и контроля, информационный вход регистра адреса сбоя, третий вход дешифратора адреса подключены к груп пе входов канала устройства для подключения к шине данных контролируемой микропроцессорной системы, выходы первого и второго блоков элементов И, выход первого разряда первого регистра слова состояния канала и выход восьмого элемента И подключены к группе выходов канала для подключения к шине данных контролируемой микропроцессорной системы, выход первого разряда первого регистра слова состояния канала соединен с вторым входом пятого элемента И, с информационным и инверсным нулевым входами триггера управления, инверсный выход пятого элемента И соединен с синхровходом триггера управления и5 10 15 20 25 30 35 40 45 50 55 входом записи регистра адреса сбоя,выход которого соединен с информационным входом второго блока элементовИ, выходы четвертого, шестого и седьмого элементов И соединены с единичными входами соответственно первого,второго и третьего разрядов первогорегистра слова состояния канала, информационные входы первого и второгорегистров слова состояния канала подключены к шине нулевого цотечциала,второй выход блока конфигурации иконтроля является выходом защиты памяти канала устройства, третий выходблока конфигурации и контроля соединен с входом дешифратора конфигурации системы, выход которого соединенс входом блока индикации, третий ичетвертый выходы блока конфигурациии контроля соединены соответственнос управляющим входом блока управляемых мажоритарных элементов и с третьим входом первого элемента И, первый выход блока задания режима соединен с третьим входом второго элемента ИЛИ, второй выход блока задания режима соединен с вторым управляющим входом блока конфигурации иконтроля, управляющим входом второгомажоритарного элемента и первым входом третьего элемента ИЛИ, третийвыход блока задания режима через второй одновибратор соединен с четвертым входом второго элемента ИЛИ и через третий одновибратор - с нулевымвходом второго регистра слова состояния канала, выход второго управляемого мажоритарного элемента соединенс нулевым входом первого регистраслова состояния канала и с вторымвходом третьего элемента ИЛИ, выходкоторого соединен с нулевым входомвторого регистра данных, выход второго элемента ИЛИ соединен с входомформирователя длительности импульсасброса; выход которого соединен спервым информационным входом второгоуправляемого мажоритарного элементаи является выходом сброса канала устройства и подключен к входам сбросадвух других каналов устройства, второй и третий информационные входывторого управляемого мажоритарногоэлемента являются соответственно первым и вторым входами сброса каналаустройства и подключены к выходамсброса двух других каналов устройства,выход девятого элемента И соединен свходом записи второго регистра данных.Иакеритарный О зависимю Ф ЮО защи амяти О Независис защитпамяти ие," тояние,азлнчное и 15 131742, Устройство по п. 1, о т л и - ч а ю щ е е с я тем, что формирователь длительности импульса сброса содержит двоичный счетчик, генератор импульсов, первый и второй триггеры, причем вход формирователя соединен . с входом сброса двоичного счетчика и Б-входом первого триггера, выход которого соединен с Э-входом второго триггера, выход генератора импульсов соединен со счетным входом двоичного счетчика и С-входом второго триггера, выход которого является выходом формирователя, выход переполнения двоичного счетчика и нулевой полюс источ ника питания соединены соответственно с С- и Ь-входами первого триггера.3. Устройство по и. 1, о т л и - ч а ю щ е е с я тем, что блок конфигурации содержит преобразователь Л 1 кодов, схему сравнения и элемент ИЛИ, причем первый - пятью разряды первоСостояние входов блока 64 41 16го информационного входа блока соединены соответственно с первым входом преобразователя кодов, первымвходом элемента ИЛИ, первым - третьим разрядами первой группы входовсхемы сравнения,второй управляющийвход блока соединен с вторым входомэлемента ИЛИ, выход которого соединен с вторым входом преобразователякодов, первый - третий разряды второго информационного входа блока соединены соответственно с первым - третьим разрядами второй группы входовсхемы сравнения, выход которой соединен с третьим входом преобразователякодов, первый - второй разряды первого управляющего входа блока соединены соответственно с четвертым -пятым входами преобразователя кодов,группа выходов которого образует спервого по,четвертый выходы блокаконфигурации н контроля,Состояние выходов блока 64