Устройство для быстрого преобразования фурье

(21 (22 (46 3783895/2425.08.8423.01.86.БюКиевский оркий институктябрьской на Ленина политехим.50-летия Велициалистической реиче о волю (72) Б.А. (53) (56) Кф 1 ОАв Ф 11 ииЮ.С П.Красигиенко ССР81 1982.(54) УСТРОЙСТВОЗОВАНИЯ ФУРЬЕ СТРОГО ПРЕОБ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ(57) Изобретение относится к областивычислительной техники и позволяетодновременно с выполнением базовойоперации быстрого преобразованияФурье вычислять усреднение, модульи фазу комплексных чисел. Устройствосодержит блок регистровой памяти,умножитель, сумматор-вычитатель, регистры числа и коэффициента, первыйи второй регистры результата, регистрадреса, мультиплексор, блок памятивесовых коэффициентов, блок памятизначений арктангенса, два ключа, блоксинхронизации. Для повышения точности вычислений предусмотрен вариантустройства со средствами нормализации чисел. 1 з.п. ф-лы, 7 ил.20 б 802 Мафль, сраза югподыиеняая пючнос Составитель А.Ушаков"Патент". г, Ужгород. ул,Проектная. 715/51 Тираж 673 НИИПИ Государственнопо делам изобрете 13035. Москва. Ж. Подписноео комитета СССРий и открытийРаушская наб,. д.46802 и мнимые части преобразованных отсчетов соответственно; действительные и мнимые Ср Вк и С 1 В части исход 1 120Устройство относится к вычисли"тельной технике и предназначено дляпостроения систем цифровой обработкисигналов, основанных на выполненииалгоритма быстрого преобразованияФурье,Целью изобретения является расширение его Функциональных возможностей за счет вычисления усреднения, модуля и фазы комплексных чисел, а также повышение точности засчет нормализации исходных операндов.В устройстве производится вычисление базовой операции быстрого преобразования Фурье (БПФ) по формуламА 1= Вк + СИ - СУА=В, + Ся, + С,Ю,А =Вк + СЯр + СЯА тт =Вт - СкМ 1 - СМя,где А 1, Аи А 1, А 1 - действи- тельные 10 15 20 25 вания второго варианта устройства при вычислении модуля фазы комплексного числа с повышенной точностью. Арифметическое устройство (фиг.1)содержит блок 1 регистровой памяти,умножитель 2, сумматор-вычитатель 3, регистры 4 числа и коэффициента 5, первый 6 и второй 7 регистры результата, регистр 8 адреса, мультиплексор 9, блок 10 памяти весовых коэффициентов, блок 11 памяти значений арктангенса, два ключа 12 и 13, блок 14 синхронизации 1 состоящий иэ счетчика 15 и узла 16 памяти микрокоманд информационный 17 и адресный 18 входы и выход 19 устройства, причем умножитель 2, сумматор 3, регистры 4-6 образуют вычислительный блок 20. Вариант устройства (фиг.2) дополнительно содержит первый и второй блоки 21 и 22 сдвига, регистр 23 порядка, схему 24 сравнения и коммутатор 25 порядка, причем, каждый иэ блоков 21 и 22 сдвига содержит регистр 26 операнда, сдвигатель 27, выходной ключ 28, регистр 29 кода сдвига и узел 30 анализа порядка.В обоих вариантах реализации устройства счетчик 15 блока 14 яв40 вующих шин. ных отсчетов;111 Ы - действительная и мнимаячасти весового коэффициента,Вычисление усреднения в устройстве производится по формулеА ВА = А -- + -ш ш- усреднение;усредняемый отсчет;- текущее среднее;ш = 1,2,М - текущее количество усреднений.Эта формула аналогична формулам базовой операции БПФ.Вычисление модуля и Фазы производится по Формуламшос 1 А = Ар + АтА 1р(А) = агсСд -Ав,На фиг.1 представлена схема реализации устройства; на Фиг 2 - то же, вариант; на Фиг.3 - схема блока сдвига;на Фиг,4-6 - алгоритмы Функциониорования первого и второго вариантов устройства при вычислении ба,эовой операции БПФ, усреднения, модуля Фазы комплексного числа соответственно; на Фиг.7 - алгоритм Функционироляется двоичным счетчиком по модулюдвенадцать и содержит синхровход 31и вход 32 начальной установки и выходом соединен с адресным входомузла 16 памяти микрокоманд, первый33 и второй 34 управляющие входы которого являются входами для заданиярежима работы устройства, а выходы35-52 являются выходами соответствующих шин блока 14. У второго варианта устройства блок 14 синхронизации содержит дополнительно выходы 53-56 соответстВходы синхронизации регистров 4-9,23 устройства и регистров 26 и 29 блоков 21 и 22 сдвига, которые принимают опеРанд по спаду синхросигнала, подключены к входу 31 тактовых импульсов устройства. Блок 1 выполнен так, что по сигналу шины 39 в один из регистров 1,1-1,4, определяемый кодом на шинах 35 и 36, записывается значение отсчета со входа 17 а по сигналу шины 40 на выход блока 1 выдается содержимое регистра, определяемого кодом на шинах 37 и 38 Так, например, устроен блок регистров из микросхем К 155 РП 1, выходкоторого допускает объединение поИЛИ в общую шину. Умножитель 2, каки в известном устройстве, являетсякомбинационным умножителем. Сумматор-вычитатель 3 при состоянии шины44 логический "0" производит сложение,операндов на его входах, а присостоянии логическая "1" - вычитание из операнда на первом входе операнда на втором, а при состоянии шины 45 логическая "1" представляет операнд на первом входе равным нулю. Мультиплексор 9 адреса при состоянии шины 32 логический "0" припускает адрес по первому входу, а иначе по второму, при состоянии шины 46 логический 0 - выдает на свой выход код нулевого адреса. Таким свойством обладает, например, коммутатор на микросхемах К 155 КПЗ. Блок 10 памяти состоит из двух частей, причем первая из них выбирается при состоянии шины 33 логический 0", а иначе - вторая. В первой части блока О хранятся весовые коэффициенты Уи У . причем по адресу записан коэффициент соз(21/И), Во второй части блока 10 по адресу =0 .2 Бзаписан коэффициент 1/ при 1Н и коэффициент 1/(1.-1) при 1И, где И2 и и - разрядность адреса блока 10.Второй блок 11 постоянной памяти также состоит из двух частей, причем первая часть выбирается при состоянии шины 50 - логический "0", В первой части блока 11 по адресу К=О.Бхранятся коэффициенты К/И, во второй части блока 11 по адресу К=О,Ихранятся коэффициенты агсед(К/М), а по адресу К=И.2 И- коэффициенты - агсСд(К-И/П) Оба блока постоянной памяти имеют тристабильный выход, который открывается при состоянии логический "0" на шине 49 для блока 1 О и при логической "1" на шине 51 для блока 11, и могут быть реализованы на микросхе. мах ПЗУ КР 568 РЕ 2 объемом 8 килобайт. Первый 12 и второй 13 буферные каскады являются, повторителями с тристабильными выходами и открываются при логической "1" на шинах 49 и 52 соответственно. Узел 16 памяти микро команд при коде 00 на шинах 33 и 34 выдает микрокоманды для вычисления базовой операции алгоритма БПФ, при коде 01 выдает микрокоманды для усреднения, а при коде 11 - для вычис. 5 О 15 20 25 30 Э 5 40 45 50 55 ления модуля и фазы комплексногочисла, Сдвигатель 27 блоков 21 и 22является комбинационной схемой, которая в блоке 11 сдвигает влево, ав блоке 22 - вправо операнд, хранящийся в регистре 26 операнда на количество разрядов, задаваемым кодомиз регистра 29 кода сдвига, и сдвинутый операнд поступает на выходблоков 21 и 22 через тристабильныйвыходной ключ 28, Узел 30 анализа порядка выдает на выход блока 21 код,равный количеству незначащих разрядов перед старшей цифровой операндаиэ регистра 26Каждый иэ блоков 21и 22 сдвига может быть выполнен ввиде микросхемы К 1802 ВР 1, Схема 24сравнения выдает на выход логическую"1", в случае, если код на ее первом входе больше кода на ее второмвходе и управляет мультиплексором 25 порядка таким образом, чтобы он пропускал код порядка, равный меньшему из кодов, выдаваемых регистром 23 порядка и блоком 21 сдвига. Схема 24 сравнения может быть микросхемой К 555 СП 1.Рассмотрим работу устройства в режиме вычисления базовой операции БПФ.На шины 33 и 34 подается код 00, по которому в узле 6 памяти микро- команд выбирается часть с микропрограммой базовой операции БПФ, в первом блоке 1 О постоянной памяти выбирается первая часть с коэффициента - ми 1 и У, В течение всей работы устройства в этом режиме мультиплексор 9 пропускает адрес весового коэффициента со входа 18 на вход регистра 8 адреса, второй буферный каскад 13 пропускает операнды с выходапервого регистпя 6 оезультата навход второго регистра 7 результата,регистр 4 числа, регистр 5 коэффициента и первый регистр 6 результатапроизводят прием операндов в концекаждого такта по спаду синхросигнала. При поступлении сигнала на вход32 счетчик 15 устанавливается в нулевое состояние, по которому иэ узла 16 памяти микрокоманд выбираетсянулевая микрокоманда, по которой внулевой регистр 10 блока 1 со входа17 принимается операнд В , для нулевой базовой операции БПФ, При поступлении синхроимпульса на вход 31 счетчик 15 переходит в первое состоя 1206802ние и по первой микрокоманде в гервам такте в регистр 1.1 блока 1 рео гистров принимается операнд В . Б этом же такте мультиплексор 9 выдает нулевой адрес, который записывается в регистр 8 адреса, В следующем, втором такте в регистр 1,2 блока 1 регистров принимается операнд Ся , в регистр 8 адерса принимает"я .со вхо да 18 через мультиплексор 9 адрес весового коэффициента тттт, а в регистро числа ч принимается операнд В. из регистра 10,в регистр 5 коэффициента принимается число, равное сов(о) =1. В третьем такте умножитель 2 получаетпроизведение чисел, храчящихся в реогистрах 4 и 5, равное Вр 1, которое, г 1 ройдя без изменения через сумматор-вычитатель 3 записывается в 2 О первый регистр б результата. Б этом же такте в регистр 1,3 блока 1 регист,тт ров принимается последний операнд С для нулевой базовой операции БПФ,:в регистр 8 адреса записывается адресокоэффициента Ы , в регистр числа за-. писывается из регистра 1.2 операнд С , а в регистр 5 коэффициента заописывается коэффициент Ио . Б четвертом такте умножитель получает про- ЗОа оиз-.едение СоИ , которое нг сумма - тора-вычитателе 3 складывается с содержимым первого регистра 6 результао о о .та. и полученная. сумма Втт + С + 11 р записывается в регистр 6 в регистр 4 числа из регистра 1,3 пересылаетсяооперанд С 1 , а. в регитстр 5 записываоет: коэффициент У , коммутатор 9 адреса выдает нулевой адрес, который записывается в регистр 8 адреса. Б 4 п пятом такте умножитель 2 получаетогр.тязведетяе С Ът которое на сумматоре-вычятателе б вычитается из числа, хранимого в регистре 6, и перо о о о а о вый результат А =Втт + СИ -Ст,Р 7 т записывается в регистр 6 в регистр из регистра 1.1 пересылается операнд В"- в реглстр 5 записывается число +1, выбранное из блока 10, а в регистр 8 записывается адрес коэффиттиента тл 1-, В шестом такте резульотат А пересылается из первого регистра 6 результа.та через второйключ 13 во втовой реги.тр 7 результа.та, из которого далее выдается в шину 19; полученное в умножителе 2опроизведение В 1, пройця чере.з сумматор-вычитатель 3, записывается в региср б, в регистр 4 числа из регистра 1.2 псресылается операнд С,регистр 5 ффцеа записывает йся коэффициент Ч , в регистр 8 адреса с шины 18 через мультигтлексор 9 заносится адрес коэффициента Ытт. Б седьмом такте умножитель 2 получаето опроязведение С т 11, которое складывается в сумматоре-вычитателе 3 сР содержимым регистра 6, и сумма Б +о о) Стт М записывается в регистр б, в регистр 4 из регистра 1,3 пересыолается операнд Ст , в регистр 5 зао иясывается коэффициент У , в регистр Я адреса записывается нулевой адрес.о о В восьмом такте произведение С 1 Мр,т полученное в умножителе 2, складывается в сумматоре-вычитателе 3 с содержимым регистра б, и второй реа о О О О О зультат А =Вт +СУ +СИ записывается в регистр б, в регистр 4 из регистра 1,0 пересылается операнд В, , в регистр 5 записывается коэффициент +1 в регистр 8 записывается адрес коэффициента Ио. В девятомотакте резулы ат А 1 пересылается из регистра 6 через буферный каскад 13 в регистр 7, произведение В 1, пройдя через сумматор-вычитатель 3, записывается в регистр б, в регистр 4 пересылается из регистра .2 о:те -Оравд С о , в регистр 5 записываетсяокоэффициент Мв регистр 8 записывается адрес коэффициента Ыт, Бо а ,цесятом такте произведение СНо,полученное в умножителе 2 вычитается всумматоре-вычитателе из содержимоо о ого регистра б и результат Р,т -Ср Жозаписывается в регистр б, в регистриз регистра 1.3 пересылается опеоранд С , в регистр 5 записываетсяокоэффициент У 1 , в регистр 8 записывается нулевой адрес, Б одиннадцао отом такте произведение С 1 т, полученное в умножителе 2, складываетсяв сумматоре-вычитателе 3 с содержимым регистра б, и третий резулт.тато о О о о аАы=Вк СяИц + СтИ записывается врегистр 6, в регистр 5 записываетсячис,по +1, в регистр 8 записываетсяадрес коэффициента 111. По приходуочередного двенадцатого синхроимпульса счетчик 15 устанавливается в нулевое состояние, по которому изузла 16 памяти микрокоманд опять выбирается нулевая микрокоманда, покоторой из регистра б в регистр 7пересыпается результат, произведеоние В 1, пройдя сумматор-вычитатель 3, записывается в регистр 6, врегистр 4 из регистра 1.2 пересыолается операнд С, в регистр 5 заОписывается коэффициент М 1, в регистр 8 записывается адрес коэффиациента И , в регистр 1,0 из входа17 поступает операнд В новой базовой операции БПФ. В следующем тринадцатом такте полученное в умножио отеле 2 произведение Ск Мк вычитается из содержимого регистра 6 и реО 0 Озультат В - Со У, записывается в 5регистр 6, в регистр 4 из регистрао1.3 пересылается операнд Сс, в регистр 5 записывается коэффициентаУк , в регистр 8 записывается нулевой адрес, а в регистр 1.1 записы1вается новый операнд ВВ четырнадцатом такте произведение С Ивычитается из содержимого регистра6 в сумматоре-вычитателе 3 и последний, четвертый результат нулевой 25о а о о о абазовой операции А=В - Скунс-СЯзаписывается в регистр 6, в регистр4, из регистра 1.0 пересылается но 1вый операнд Во , в регистр 5 записывается число 1, в регистр 8 записывается адрес нового коэффициента Ч РВ пятнадцатом такте результат А пересылается из регистра 6 через первый ключ 13 в регистр 7, произведение Вя 1 записывается в регистр 6,в регистр 4 из регистра 1,2 пересылается новый операнд, в регистр 5записывается коэффициент И , а врегистр 8 записывается адрес коэффи 1циента У . Далее работа арифметического устройства протекает аналогично с циклом, равным двенадцатьтактов.Таким образом, при непрерывнойподаче на вход 17 устройства исходных операндов В рВс , Ссс, С на,3 .его выходе через каждые три тактабудут появляться по очереди резуль 4 4таты А, А"1, А,А ц)время вычисления базовой операции 50БПФ будет равно длительности двенадцати тактов,В режиме усреднения устройствоработает следующим образом.На шины 33 и 34 подается код 01и, следовательно, выбирается втораячасть блока 10 памяти. В конце каждого такта осуществляется прием операнадон в регистры 4-6. При сигнале на входе 32 счетчик 15 устанавливается в нулевое состояние. На адресный вход 18 подается код п текущего количества усреднений, который поступает через мультиплексор 9 адреса на вход регистра 8 адреса. Нулевойо по счету усредненный операнд В поступает на вход блока 1 регистров по входу 17 и записывается в его нулевой регистр 1,0. В конце нулевого такта в регистр 8 адреса записывается код и. По приходу синхроимпульса на вход 31 состояние счетчика 15 уве" личивается и он устанавливается в первое состояние, по которому из узла 16 памяти микрокоманд выбирается следующая микрокоманда, по которой в конце первого такта в регистр 1,1 блокарегистров записывается нулевой отсчет текущего среднего А , в регистр 4 числа записывается В 1 , ао в регистр коэффициента записывается коэффициент 1/и, выбранный из блока 10 памяти по адресу, определенному кодом числа п из регистра 8 адреса, В этом же такте коммутатор 9 выдает код нулевого адреса, который записывается в регистр 8 адреса. В следующем, втором такте сумматор-вычитатель 3 пропускает произведение В (1/и), полученное в умножителе 2, и в конце такта оно записывается в первый регистр 6 результата. В этом же такте в регистр 4 числа записывается Ао, а н регистр 5 коэффициента записывается число 1.0, которое считывается из блока 1 О памяти по нулевому адресу, что соответствует максимальному числу, представимому в данном устройстве. В третьем такте сумматор-вычитатель 3 складывает содержимое В(1/и) регистра 6 с произведением Вс и в конце такта сумма Ао записывается в регистр 6. Одновременно н регистр 1.0 блока 1 регистров заносится новый операнд, который записывается в регистр 4, а в регистр 5-/и. В четвертом такте сумматор-вычитатель 3 производит вычитание из содержимого регистра 6 произведения А (1/п)и в регистр 6сзаписывается результат А=АО Асс(1/и)+Во(1/и), в регистр 1.1 блока регистров 1 записывается новый отсчет текущего среднего А 1, в регистр 4 записывается из регистра1.,0, з регистр 5 записывается число 1/и из блока 10 памяти. В пятом такте результат А записывается ва второй регистр 7 результата., в регистр 6 записывается произведение В(1/и), в регистр ч записывается А.1, а н регистр 5 записывается число +1. Далее процесс вычисления повторяется с периодом три такта. При этом на вход 17 поступают операнды Р, и А,;, а 11 я нйжад 19 с регигтря 7 выдаются результаты А . Поскольку счетчик 1.," 1считает по модулю двенадцать в части узла 16 памяти микрокомянд, зыб 1 ряемый кодом 01 на шинах Зэ и 34 фрагме 51 т из трех микрокоманд, записа 1 гных по пулевому, первому и зтора - му адресам, повторен еще три раза з ячейках с третьей по одиннадцату 1 о, 5"стройстзо вычисляет модуль шойВ и Фазу 7(Б) комплексного числа В:=Вц + + Б , при состоянии шин 33 и 34, равном ОО, Первый вариант устройства выполняет вычисление с невысокой точность 1 о, В этом режиме мультиплексор 9 пропускает коды по второму направлению, ко входу второго регистра 7результата подключается выход второго блока 11 постоянной памяти, регистры А-б вычислительного блока 20з каждом такте осуществляют прием операнда, з первом блоке 10 памяти выбра 1;а вторая часть, После прихода сигнала на шину 32 счетчик 15 ."актов устанавливается н ноль По нулевой микрокоманде в нулевом такте в регистр 1.О блокаРегистра принимается Реальная часть нулевого исходонога данного Во, В следующем первом такте з регистр 1 пересылается из регистра 1,0 блока 1 Регистров опеоранд Вк который также через перзьй клкьч 12 пересылается з регистр 5, а также принимается в регистр 8 как адрес. для коэффициента 1/ВРР , а мпима 5 я часть нулевого,цаннаго В заноо сится н регистр 1,1, Во втором такте умножитель 2 получает произведениео о 02.В В,. =(В, ,которое записывается в регистр б, из регистра 1. блокаРегистров в регистры ч и 5 пересыОлается операнд В, В третьем тактеО 0произведение В; В, полученное н умножителе 2 складывается с содержимым регистра 6 н сумматоре - вычитателе 3 и результат (В 1)+ (В) ваги сынается н регистр б в оегистр 4 из регистра 1.пересылается операнг, В,а в регистр 5 записывается зыбрап -оное иэ блока 10 памяти число 1/БдВ этом же такте в регистр .,О блока1 записывается новый операнд Вк . Вчетвертом такте регистров выдаетсякод числа (В 1 ) +(В, ) =(В) на ад -ресный вход блока 11 памяти, с ко ТОРИМ ВЫДаЕТСЯ Р=Зт 1 Ь 1-.Т1"=ШООВкогорое записывается з регистр 7 результата, при этом выбиоается первая часть блока 11 памяти. В этом жетакте умножитель 2 11 олучае г произведение В (1/Б 1 ),. которое, прайдячерез сумматор-з 11 ислктель 3 зяписывается з гегистр 6, новый операндВ, пересылается 3 оегистрь ч э и8, В пятом такте выбранным оказы зае 1 ся втора 51 час 1 ь бло 1;а 11ти, ня адресный вход которого с ре огистра б 1 яоступае т код числа В /Б р,па которому с выхода блока 11 зы -одается число агсгц(В 1 /Вк) и записы зается з регистр 7, Дальше устройство продолжает рабату аналогична спериодом три такта. В узел 6 памятимикрокоманц записана микропрограммаданнога режима, состоящая из четырехЗО одинаковых Фрагментов из трех микрокоманд каждый.Б первом варианте устройства Ре -зультаты имеют не менее п/2 точныхряэоядан1,це и оязр 51 дность ядре3 к са бпэкав 10 и 1 памяти В случае,если необходима более высокая точность результатов, применяется второй вариант арифметического устройства, Эта арифметическое устройство при вычислении модуля и фазы комплексного числа работает следующим образом.оВ нуле.зом такте операнд В-, нас-.тупает в оегистр .0 блокаосиСтоаз. В первом такте операндов Впересылается из Регистра 1.0 в Регистр 26 опеоанда первого блока 21 сдвига, а в регистр 1. Принимяается лперанц В 1, ВО втором такте узел 30 анализа порядка блока 21опо леляет количество нулей передостяошим значащим рязоядам чис:1 а Вр из регистра 26 и код порядка, равный этому количеству, принимается регист.Ром 23 порядка а н регистр 26 блока 2 из регистра . пересылается операнд В-, , В третьем такте узе.1 30 анализа порядка выдает коц по 206802рядка для операнда В , мультиплексор 25 пропускает меньший из кодово(о порядка для числа В. и для числа Вкк) хранящегося в регистре 23 порядка, и этот код К запоминается в регистрах 29 кода сдвига первого 21 и второго 22 блоков сдвига, а в регистр 26 блока 21 принимается опеоранд Вр из регистра 1.0, В четверотом такте операнд Во в блоке 21 сдвига, пройдя через узел 27 сдвигателя, оказывается сдвинутым на КК о разрядов влево и операнд 2 Во, пройдя через выходной ключ 28.блока 21, 15 записывается в регистр 4, а пройдя далее через второй вход мультиплексора 9 и первый ключ 12, записывается соответственно в регистры 8 и 5. В пятом такте в регистр 26 блока 21 20 сдвига из регистра 1.1 пересылаетося операнд В, В это же время на уиножителе 2 получается произведениео К о2 Во 2 Вр , которое, пройдя через сумматор-вычитатель 3, записывается в регистр 6. В шестом такте сдвига- тель 27 блока 21 производит сдвиг содержимого регистра 26 на К разрядов влево и операнд 2" В из блока 21 пересылается в регистры 4 и 5 со- З 0 ответственно. В этом же такте новыйоперанд Во засылается в регистр 1.0 блока 1 регистров, В седьмом такте по адресу, определяемому числом 2 Во,о ,хранящемся в регистре 8, из блока 10 З 5 1 о ,памяти выбирается код числа 1/ (2 В который записывается в регистр 5, одновременно уиножитель 2 получаето к опроизведение 2 В 2 В , которое складывается в сумматоре-вычитателе 40 3 с содержимым регистра 6 и дает сумму 2 0,В) +(,В 1 1=2 "(В), которая записывается в регистр 6. В этом же такте в регистр 26 блока 21 пересылается новый операнд В из регист 45 эа 1,0, а в регистр 1.1 записывается новый операнд В . В восьмом такте на адресный вход блока 11 памя - ти из регистра 6 подается код числа 2 В , по которому иэ блока 11 выхкдается код числа Г 2 ЯВо) =2 шой(В) который записывается в регистр 26 второго блока 22 сдвига. Одноврек о к о менно произведение 2 В /2 Вк о оВт /В, пройдя через сумматор 3, записывается в регистр 6. В этом же такте код порядка для В записывается в регистр 23, а в регистр 26 первага блока 21 сдвига пересылается иэорегистра 1.1 операнд В, В девятом такте сдвигатель 27 блока 22 производит сдвиг вправо на К разрядов содер;:,имаго регистра 26 того же блокаои результат шос 1(В ) из блока 22 пересылается в регистр 7, а в регистры 30 блоков 21 и 22 записывается код сдвига для новой пары операндов В и В, в регистр 26 блока 21 эаписывается операнд В . В десятом такте из регистра 6 на адресный вход блока 11 памяти выдается код операнда о оВ /В, по которому с блока 11 выбирается число, равное результатуо оагсТ 8(В 1/В) =Я(В), которое записывается в регистр 7. В этом же такте блок 21 сдвига выдает сдвинутый опекранд 2 В, который записывается в регистры 4, 5 и 8. В дальнейшем рабата арифметического устройства повторяется с периодом двенадцать тактов. Повышение точности вычисленийдостигается за счет того, что перед вычислениями, аналогичными как в первом варианте, пара исходных операндов нормализуется, что позволяет значительно уменьшить ошибку от деления, которое осуществляется умножением на обратную величину, от извлечения квадратного корня и нахождения арктангенса, поскольку ошибка получения табличной функции пропорциональна первой производной этой функции, а вблизи единицы первая производная перечисленных функций минимальна, После вычисления квадратного карня полученное число денормализуется для получения истинного значения модуля комплексного числа.Формула изобретения1, Устройство для быстрого преобразования Фурье, содержащее умножитель, регистры числа и коэффициента, первый и второй регистры результата, сумматор-вычитатель, блок микропрограммного управления, причем выходы регистров числа и коэффициента подключены к входам первого и второго операндов умножителя соответственно, выход первого регистра результата подключен к входу первого операнда сумматора-вычитателя, выход которого поцключен к информационному входу20 25 ЗО первого регистра результата, выход второго регистра результата является выходом устройства, вход тактовых импульсов блока микропрограммного управления является одноименным входом устройства, о т л и ч а ю щ е - е с я тем, что, с целью расширения функциональных возможностей устройства за счет вычисления усреднения, модуля и фазы комплексных чисел, в него введены блок регистровой памяти, мультиплексор, регистр адреса, два ключа, выполненных с трехстабильными выходами, блок памяти весовых коэффициентов, блок памяти значений арктангенса, адресный вход и выход которого поразрядно объединены с информационным входом и выходом второго ключа соответственно и подключе- ны к выходу первого регистра результата и информационному входу второго регистра результата соответственно, выход умножителя подключеч к входу второго операнда сумматора-вычитателя, информационный вхац блока ;:егс"равой пам"и является кнфарацг;"кгкым входам устройства, выход бла; а регистровой т амяги подклю;ек к информационным входам регистра чьсла, первого ключа и мультиплекса" ра выход которого подключен к информационному входу регистра адреса, вухаг; кгзтарога подключен через блар памяти вессвых коэффициентов к информационному входу регистра коэффициента, адресный вход мультиплексора является одноименным входом устройств г, выход первого ключа подключенинформационному входу регистра коэффициента, вход сброса и входы признаков блока микропрограммного управления являются входом начальной установки и" входами задания режима устройства соответственно, с первого по четвертыми выходы блока микропрограммного управления соединены с входами адреса записи и адреса читывания блока регистровой памяти, входы сигналов записи и выборки которого соединены с пятым и шестым выходами блока микропрограммного управления соответственно, седьмой, восьмой и девятый выходы которого соединены с разрешающими входами регистра числа, регистра коэффициента и первого регистра результата соответственно, управляющие вхэды сумматора-вычитателя соединены с десятым и одиннадцатым выходами блокамикропрограммного укра,ления, двенадцатый выход кат.:рого соединен свходом выборки м,льтиплексора, входуправления которого саедккек с вхо-.дом первого признака блока микропрограммного управления, тринаг:тыйи четырнадцатый выходы которого одинены с разрешающими входами. регистра адреса и второго регистра результата соответствс,ка вхсп страбирования первого ключа соединен синверсным вхаггом выдачи икг,ор .гацииблока памяти весовых коэффициентов,".-. соединен с пятнадцатым выходом блока микропрограммного управления шестнадцатый и семнагццатый выходыкотсрога соединены с входом выборки зоны памяти и входом выдачи информации блока памяти значений арктангекса, вход выбора зоны памяти блока памяти весовых коэффициентов и значений косинуса соединен с входом второ"а пэизкака блока микрапрограммно - а управления васемкадц.з" .4 в :ад катар го сангак.:ек с. вхг дз"; . ерабв . ";анании второго ключа.2, Устройство по п.1 а т л иа ю щ е е с я тем, чта, с целью поныл;ения точности за счет кармали;адин исходных операндов, в нега вве.- .;екь. первый и второй блоки сдвига, .гкформациокпые входы-вы;оды которых и цключены к выходу блока регистровой памяти и к выходу арктакгскска:.о преобразователя соответственна, регистр порядка, схема сравнения и .мультиплексор порядка, выход ксторога подключек к входам кода сдвкпервого к второго блоков сдвига9 выход порядка первого блока сдвига :аединек с первыми инФормационными ";хогьами мультиплексора порядка схемы сравкенкя и с информационным входам регистра порядка, выход которога подключен к вторым информационным входам мультиплексора порядка и хемы сравнения выход которой подключен ."; входу управлепия мультиплексора порядка, причем каждый блок сдвига :.одержит регистр операнда сдвигатель выходной ключ, регистр кода сдвига, а первый блок сдвига дополнительно содерхия узел анализа порядк:", выход которого является выходом порядка первого блока сдвига, а вход соединен с выходом регистра операнда и входом сдвигателя первого блока сдвига, выход сдвигателя соединен с информацион 5 ным входом выходного ключа, выход которого соединен с информационным входом регистра операнда и является информационным входом-выходом блока сдвига, информационный вход 1 О регистра кода сдвига является входом кода сдвига блока сдвига, выход регистра кода сдвига соединен с управляющим входом сдвигателя, разрешающий вход регистра операнда и вход стробирования выходного ключапервого блока сдвига соединены сдевятнадцатым и двадцатым выходамиблока микропрограммного управлениядвадцать первый выход которого соединен с разрешающим входом регистракода сдвига первого блока сдвига,с разрешающими входами регистра кода сдвига и регистра операнда второго блока сдвига вход стробирования выходного ключа которого соединен с двадцать вторым выходомблока микропрограммного управления,