Решающий блок цифровой интегрирующей структуры

Я 01104514 СОЮЗ СОЕЕТСНИХ СОЦИАЛИСТИЧЕСНИХ. РЕСПУБЛИН зш С 06 Г 7/64 ЯГОЙ 4(Фдгъ ОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(56) 1. Авторское свидетельство СССРУ 551669, кл. С 06 Г 7/64, 1974.2, Авторское свидетельство СССРВ 732920, кл . С 06 Р 7 /64, 1977.3. Шилейко А.В. Цифровые модели.М.-Л., "Энергия", 1964, с. 26-27,рис. 3 (прототип).(54) (57) РЕШАКЩИЙ БЛОК ЦИФРОВОЙ ИНТЕГРИРУЮЩЕЙ СТРУКТУРЫ содержащийузел масштабирования, сумматор подынтегральной функции, регистр подынтегральной функции, первый элемент задержки, первый элемент ИЛИ, узел умножения, сумматор остатка интеграла,регистр остатка интеграла, второйэлемент задержки, второи элемент ИЛИ,узел квантования, коммутатор, причемузел квантования содержит два триггера, семь элементов И, два элементаИЛИ и два элемента НЕ, выход первого элемента задержки узла квантования соединен с первым входом первого эле..мента И узла квантования, через первый элемент НЕ узла квантования соединен с первым входом второго элемен. та И узла квантования и подключен к входу второго элемента задержки узла квантования, выход которого соединен с первым входом третьего элемента И узла квантования и через второй элемент НЕ узла квантования - с первым входом четвертого элемента И узла квантования выход первого элемента И узла квантования соединен с единичным входом первого триггера узла . квантования, нулевой и единичный выходы которого соединены с первыми входами соответственно пятого и шестого элементов И узла квантования, выход второго элемента И узла кванто. вания соединен с первым входом первого элемента ИЛИ узла квантования, выход которого соединен с нулевым входом первого триггера узла кванто-, вания, выход третьего элемента И узла квантования соединен с единичным входом второго триггера узла квантования, единичный выход которого сое-динен с вторыми входами пятого и шестого элементов И узла квантования, а нулевой вход подключен к выходу второго элемента ИЛИ узла кван- ффф тования, первый вход которого соеди- Ф нен с выходом четвертого элемента И узла квантования, узел масштабирования содержит триггер, два элемента И и два элемента ИЛИ, причем выход СР первого элемента И узла масштабиро- уф вания соединен с первым входом перво- СЙ го элемента ИЛИ узла масштабирований, вааф выход второго элемента И узла масшта- уфь бирования соединен с единичным входом триггера узла масштабирования, единичный выход которого подключен к вто рому входу первого элемента ИЛИ узла масштабирования, а нулевой вход под- ф ключен к выходу второго элемента ИЛИ узла масштабирования, выход первого элемента ИЛИ узла масштабирования сое динен с первым входом сумматора подынтегральной функции, первый вход которого соединен через первый элемент задержки с вторым входом сумматосекать отрицательные приращения под-ыцтегральцой функции до тех пор, пока значецие этой подынтегральнойфункции не станет больше минус единицы. В результате в точках 1/2 Л 15(1 с=1, 2 Е), т,е. в точках, в которых.ви х или сов х принимают значения +1, происходит ограничение потока приращений соответствующего знакапо входу приращений той подынтеграль ной функции, которая достигает этомаксимальное значение, и тем самымпроизводится сбрасывание накопленныхприращений, так как на каждом новоминтервале, равном Л/2, вычисления 15производятся как бы с новыми, точными исходными данными.Данный алгоритм в решающем блокереализуется следующим образом. В конце итерации, т,е. в и-ом такте, посигналу конца итерации в решающемблоке проводится анализ знаковых разрядов модифицированного дополнительного двоичного кода подыцтегральнойфункции, При этом знаковые разряды 25модифицироваццогб кода подыцтегральной функции в и-ном такте располага,ются в(и)-ом и (и)-ом разрядах(и-ый разряд является служебным),которые с помощью элементов И 13,НЕ 16, НЕ 18 и элементов И 15, НЕ 14,НЕ 23 подключаются к первым входамсоответственно элементов И 17, И 19и элементов И 22, И 24, на вторыевходы которых подается с входа 3535решающего блока сигцал конца итерации. В результате, если подыцтегральная функция достигнет значения +1,то ее знаковые разряды принимают значение 01 и на выходе элемента И 1540появится единичный сигнал, которыйпоступит на вход элемента И 22 (инверсным значением поступит ца входэлемента И 24и по сигналу концаитерации, поступающему на второй45вход элементов И 22 и 24 с входа 35,запишется в триггер 26, Б результате на нулевом выходе триггера 26 появится нулевой сигнал, который посту.пит в узел 1, через шестой его вход42 на вход элемента И 56 и закроет50его, отсекая тем самым положительныеприращения подыцтегральной функции,поступающие из дру 1 ого решающего блока, и удерживая точное значение данной подынтегральцой функции в точкеэкстремума, причем это будет происходить до тех пор, пока значение подынтегральной функции другого реша ющего блока не пересечет нулевук 1 точ ку и не станет отрицательным, тогда вычисляемое в данном решающем блоке значение подынтегральной функции станет меньше единицы и на выходе элемента И 15 исчезнет единичный сиг. нал. Если же значения (и)-го и (и)-го разрядов будут равны 10 (подынтегральная функция достигнет значения -1), то единичный сигнал появится на выходе элемента И 13 и по сигналу конца итерации, поступающему ца второй вход элементов И 17 и И 19 с входа 35, этот единичный сигнал запишется в триггер 21. В результате на нулевом выходе триггера 21 появится нулевой сигнал, который поступит в узел 1 через пятый вход 41 ца вход элемента И 58 и закроет его, отсекая тем самым отрицательные приращения подынтегральной функции данного решающего блока до тех пор, пока значение подынтегральной функции другого решающего блока не перейдет через нуль и прирашения не станут положительными, сбрасывая вследствие этого накопленные погрешности вычисления и удерживая точное значение подынтегральной функции в точке экстремума. При всех остальных значениях (и)-го и (и)-го разрядов подынтегральной функции по сигналу конца итерации в триггеры 21 и 26 будет записываться нуль и единичные потенциалы с нулевых выходов данных триггеров разрешат поступление как положительных, так и отрицательных приращений подынтегральцой функции в решающий блок.Таким образом, предложенный решающий блок позволяет при вычислении синусно-косинусных зависимостей в каждой точке 1/2 й 1 (1=1, 2 Е) прекращать накопление погрешностей и сбрасывать накопленные погрешности, удерживая точные значения подыцтегральных функций в точках экстремума и вследствие этого ц,чиная вычисления в каждой точке 1/231 с точными началь ными данными, что позволяет производить вычисления синусно-косинусных зависимостей с постоянной погрешнОс- . тью, не превьппающей что подтверж.ЪпФ дается также и результатами проведенных с предложенным решающим блокомиспытаний.11 О ра подынтегральной функции, а второй выход - с первым входом узла умножения и с первым входом первого элемента ИЛИ, выход которого соединен с информационным входом регистра подынтег ральной функции, выход которого соеди нен с третьим входом сумматора подынтегральной функции, выход уз.,а умножения соединен с первым входом сумматора остатка интеграла, первый вход которого соединен через второй элемент задержки с вторым входом сумматора остатка интеграла, а второй выход - с входом первого элемента задержки узла квантования и первым вхо-. дом седьмого элемента И узла квантования, выход которого соединен с первым входом второго элемента ИЛИ, выход которого соединен с информационным входом регистра остатка интеграла, выход которого соединен с третьим вхОдом сумматора остатка интеграла, второй вход первого элемента ИЛИ и второй вход второго элемента ИЛИ соединены соответственно с первым и вторым выходами коммутатора, первый, второй и третий входы которого соединены соответственно с входом выбора номера решающего блока, входом началь. ного значения подынтегральной функции и входом начального значения остатка интеграла решающего блока, первые входы первого и второго элементов И узла масштабирования подключены к входам соответственно положительных и отрицательных приращений подынтегральной функции решающего блока, вторые входы первого и второгоэлементов И узла масштабирования соединены с входом масштабного сигнала решающего блока, второй вход узла умножения соединей с входом приращения переменной интегрирования решающего блока, второй вход седьмого зле. мента И узла квантования подключен ,к входу сигнала выделения остатка интеграла решающего блока, первый вход второго элемента ИЛИ узла мас.штабирования, вторые входы первого и второго элементов ИЛИ узла квантования и входы установки нуля регистра подынтегральной функции и регист" ра остатка интеграла соединены с вхо.дом сброса решающего блока, второй вход второго элемента ИЛИ узла мас 4514штабирования и вторые входы первого- четвертого элементов И узла квантования соединены с входом конца итерации решающего блока, выходы пятого и шестого элементов И узла квантования соединены соответственно с выходами положительных и отрицательных приращений интеграла решающего блока, о т л и ч а ю щ и й с я тем, что, с целью повышения точности вычислений при реализации синусно-косинусных зависимостей, в него дополнительно введены третий и четвертый элементы ИЛИ, четыре элемента НЕ, шесть элементов И, два КЯ-триггера, причем единичный выход (и)-го разряда регистра подынтегральной функции соединен с первым входом первого элемента И и через первый элемент НЕ - с первым входом второго элемента И, выход (и)-го разряда регистра подынтегральной функции соединен с вторым входом второго элемента И и через второй элемент НЕ - с вторым входом первого элемента И, выход которого соединен с первым входом третьего элемента И и через третий элемент НЕ - с первым входом четвертого элемента И, выход которого соединен с первым входом третьего элемента ИЛИ, выход которого соединен с нуле - вым входом первого КЯ-триггера, единичный вход которого соединен с выходом третьего элемента И, а нулевой выход с третьим входом второго элемента И узла масштабирования, выход второго элемента И соединен с первым входом пятого элемента И и через чет.вертый элемент НЕ - с первым входом шестого элемента И выход которого соединен с первым входом четвертого элемента И, выход которого соединен с нулевым входом второго КБ-триггера, единичный вход которого соединен с выходом пятого элемента И, а нулевой выход - с третьим входом первого элемента И узла масштабирования, второй вход третьего элемента ИЛИ и второй вход четвертого элемента ИЛИ соединен с входом сброса решающего блока а вторые входы третьего, четвертого, пятого и шестого элементов И соединены с входом конца итерации решающего блока.1 1104Изобретение относится к вычислительной технике и предназначено дляреализации синусно-косинусных зависимостей в цифровых интегрирующихструктурах (ЦИС) с одноразряднымиприращениями.Известны решающие блоки с одноразрядными приращениями, содержащие регистр и сумматор подынтегральной функции, регистр и сумматор остатка интеграла, узел умножения, входной узели узел выделения приращений, причемдля реализации синусно-косинусныхзависимостей в ЦИС используются дватаких решающих блока, у которых вход15приращений переменной интегрированиясоединен с приращениями аргумента,а выход приращений интеграла одногорешающего блока соединен с входомприращений подынтегральной функциигодругого решающего блока, также каки выход приращений интеграла другогорешающего блока соединен с входомприращений подынтегральной функциипервого решающего блока 1 11 и 2 3.25Недостатком этих решающих блоковЦИС является то, что при реализациис их помощью синусно-косинусных зависимостей происходит быстрое накопление погрешности вычислений, котороеведет к вырождению решения,Наиболее близким по техническойсущности к изобретению является решающий блок ЦИС с одноразрядными приращениями, содержащий входной узел,сумматор подынтегральной функции,регистрподынтегральной функции, узелумножения, сумматор остатка интеграла, регистр остатка интеграла, узелвыделения выходных приращений и дваэлемента задержки, причем выход вход ного узла соединен с первым входомсумматора подынтегральной функции,первый выход которого подключен черезпервый элемент задержки к второму входу сумматора подынтегральной функции,45а второй выход соединен с входом узла умножения и входом регистра подынтегральной функции, выход которогосоединен с третьим входом сумматораподынтегральной функции, выход узла 50умножения соединен с первым входомсумматора остатка интеграла, первыйвыход которого соединен через регистростатка интеграла с вторым входомсумматора остатка интеграла, а второй выход соединен с входом второгоэлемента задержки и входом узла выделения выходных приращений, второй 514 1вход которого соединен с входом временного импульса решающего блока, авыход соединен с выходом приращения интеграла решающего блока, выход вто рого элемента задержки соединен с третьим входом сумматора остатка интеграла, вход входного узла соединен с входом приращений подынтегральной функции решающего блока, а вход приращений переменной интегрирования ре. шающего блока подключен к второму входу узла умножения 3 1.Недостатком известного решающего блока является то, что при вычислении с его помощью синусно-косинусных зависимостей происходит быстрое накопление погрешности метода вычислений, что не позволяет реализовать на этом решающем блоке синусно-косинусные зависимости с высокой точностью на большом интервале изменениянезависимой переменной, необходимость в котором возникает при полу- натурном моделировании динамики подвижных объектов.Целью изобретения является повыше .ние точности вычислений решающего блока ЦИС при реализации синусно-косинусных зависимостей.Поставленная цель достигается тем, что в решающий блок, содержащий уЪел масштабирования, сумматор подынтегральной функции, регистр подынтегральной функции, первый элемент задержки, первый элемент ИЛИ, узел умножения, сумматор остатка интеграла, регистр остатка интеграла, второй элемент задержки, второй элемент ИЛИ, узел квантования, коммутатор, причем узел квантования содержит два триггера, семь элементов И, два элемента ИЛИ и два элемента НЕ, выход первого элемента задержки узла квантования соединен с первым входам перво. го элемента И узла квантования, через первый элемент НЕ узла квантования соединен с певым входом второгоэлемента И узла квантования и подключен к входу второго элемента задержки узла квантования, выход которого соединен с первым входом третьего элемента И узла квантования и через второй элемент НЕ узла квантования с первым входом четвертого элемента И узла квантования, выход первого элемента И узла квантования соединен с единичным входом первого триггера узла квантования, нулевой и единичный выходы которого соединены с пер 1104514выми входами соответственно пятого и шестого элементов И узла квантования, выход второго элемента И узла квантования соединен с первым входом первого элемента ИЛИ узла квантования, выход которого соединен с нулевым входом первого триггера узпа квантования, выход третьего элемен-та И узла квантования соединен с единичным входом второго триггера узла квантования, единичный выход которого соединен с вторыми входами пятого и шестого элементов И узла квантования, а нулевой вход подключен к выходу второго элемента ИЛИ узла квантования, первый вход которого соединен с выходом четвертого элемента И узла квантования, узел масштабирования содержит триггер, два элемента И и два элемента ИЛИ, причем выход первого элемента И узла масштабирования соединен с первым входом первого элемента ИЛИ узла масштабирования, выход второго элемента И узла масштаби. рования соединен с единичным входом триггера узла масштабирования, единичный выход которого подключен к второму входу первого элемента ИЛИ узла масштабирования, а нулевой вход подключен к выходу второго элемента ИЛИ узла масштабирования, выход первого элемента ИЛИ узла масштабирования, соединен с первым входом сумматора подынтегральной функции, первый выход которого соединен через первый элемент задержки с вторым входом сумматора подынтегральной функции, а второй выход - с первым входом узла умножения и с первым входом пер. вого элемента ИЛИ, выход которого соединен с информационным входом регистра подынтегральной функции, выход которого соединен с третьим входом сумматора подынтегральной функции, выход узла умножения соединен с первым входом сумматора остатка интеграла, первый выход которого соединен через второй элемент задержки с вторым входом сумматора остатка интеграла, а второй выход - с входом первого элемента задержки узла квантования и первым входом седьмого элемента И узла квантования, выход которого соединен с первым входом второго элемента ИЛИ, выход которого соединен с информационным входом регистра остатка интеграла, выход которого соединен с третьим входом сумматора остатка интеграла, второй вход первого элемента ИЛИ и второй вход второго элемента ИЛИ соединены соответственно с первым и вторым выходами коммутатора, первый, второй и третий входы которого соединены соответственно с входомвыбора номера решающего блока, входом начального значения подь нтегральной функции н входом начального значения остатка интеграла решающегоблока, первые входы первого и второго элементов И узла масштабированияподключены к входам соответственноположительных и отрицательных приращений подынтегральной функции решаю 1 О 15 щего блока, вторые входы первого и второго элемента И узла масштабирования соединены С входом масштабного сигнала решающего блока, второй входузла умножения соединен с входом приращения переМенной интегрированиярешающего блока, второй вход седьмого 20 элемента И узла квантования подключен к входу сигнала выделения остатка решающего блока, первый вход вто. 25 рого элемента ИЛИ узла масштабирования, вторые входы первого и второго элементов ИЛИ узла квантования и входы установки нуля регистра подынтегральной функции и регистра остатка интеграла соединены с входом сброса решающего блока, второй вход второго элемента ИЛИ узла масштабирова 30 ния и вторые входы первого-четвертого элементов И узла квантования соединены выходы пятого и шестого элементов Иквантования соединены соответственно с выходами положительных и отрицательных приращений интеграла решающего блока, дополнительно введенытретий и четвертый элементы ИЛИ, четыре элемента НЕ, шесть элементов Ии два КБ-триггера, причем единичныйвыход (и)-го разряда регистра под 40 ынтегральной функции соединен с первым входом первого элемента И и через первый элемент НЕ - с первым вхо.дом второго элемента И, выход (и)го разряда регистра подынтегральной 45 функции соединен с вторым входом второго элемента И и через второй элемент НЕ - с вторым входом первогоэлемента И, выход которого соединенс первым входом третьего элемента И и через третий элемент НЕ- с первымвходом четвертого элемента И, выходкоторого соединен с первым входомтретьего элемента ИЛИ, выход которогосоединен с нулевым входом первого 55 З 5с вхоДом конца итерации решающего блока.КБ-триггера, единичный вход которогосоединен с выходом третьего элементаИ, а нулевой выход - с третьим входом второго элемента И узла масштабирования, выход второго элемента И 5соединен с первым входом пятого элемента И и через четвертый элемент НЕ - спервым входом шестого элемента И,выход которого соединен с первым вхо.дом четвертого элемента ИЛИ, выход 10которого соединен с нулевым входомвторого КЯ-триггера, единичный входкоторого соединен с выходом пятогоэлемента И, а нулевой выход - с третьим входом первого элемента И узла 15масштабирования, второй вход третьего элемента ИЛИ и второй вход четвертого элемента ИЛИ соединены с вхо.дом сброса решающего блока, а вторыевходы третьего, четвертого, пятого 20и шестого элементов И соединены свходом конца итерации решающего блока.На фиг, 1 представлена функциональная схема решающего блока цифровой 25интегрирующей структуры; на фиг. 2 -функциональная схема узла масштабирования; на фиг. 3 - схема коммутатора; на фиг. 4 - схема узла квантования; на фиг, 5 - схема объединениярешающих блоков для вычисления синусно-косинусных преобразований,В состав решающего блока (фиг. 1)входят узел 1 масштабирования, сумматор 2 подынтегральной функции, первый элемент 3 задержки, узел 4. умно 35жения, первый элемент ИЛИ 5, регистр6 подынтегральной функции, сумматоростатка интеграла, второй элемент8 задержки, узел 9 квантования вто 40рой элемент ИЛИ 10, регистр 11 остатка интеграла, коммутатор 12, первыйэлемент И 13, первый элемент НЕ 14,второй элемент И 15, второй элементНЕ 16, третий .элемент И 17, третий45элемент НЕ 18, четвертый элементИ 19, третий элемент ИЛИ 20, первыйтриггер 21, пятый элемент И 22, четвертый элемент НЕ 23, шестой элементИ 24, четвертый элемент ИЛИ 25, второй триггер 26, вход 27 выбора номера решающего блока, вход 28 начально"го значения подынтегральной функциирешающего блокавход 29 начальногозначения остатка интеграла решающегоблока, вход 30 приращения подынтегральной функции решающего блока,вход 31 масштабного сигнала решающе"го блока, вход 32 приращения переменной интегрирования решающего блока,вход 33 сигнала выделения остаткаинтеграла решающего блока, вход 34.сброса решающего блока, вход 35 конца итерации решающего блока, выход36 приращения интеграла решающегоблока первый, второй, третий, четвер.тый, пятый и шестой входы 37-42 узла 1, выход 43 узла 1, первый и второй входы 44-46 коммутатора 12, первый и второй выходы 47 и 48 коммутатора 12, первый, второй, третий ичетвертый входы 49-52 узла 9 квантования, первый и второй выходы 53 и54 узла 9 квантования,В состав узла 1 (фиг. 2) входятпервый элемент ИЛИ 55, элемент И 56положительных приращений, триггер 57,элемент И 58 отрицательных приращений, второй элемент ИЛИ 59.В состав коммутатора 12 (фиг. 3)входят первый элемент И 60 и второйэлемент И 61.В состав узла 9 квантования(фиг. 4), входят первый элемент 62задержки, второй элемент 63 задержки, первый элемент НЕ 64, первый эле.мент И 65,первый триггер 66, первыйэлемент ИЛИ 67, второй элемент И 68,второй элемент НЕ 69, третий элементИ 70, второй триггер 71, второй элемент ИЛИ 72, четвертый элемент И 73,пятый элемент И 74, шестой элементИ 75, седьмой элемент И 76.Выход узла 1 решающего блока(фиг. 1) соединен с первым входомсумматора 2 подынтегральной функции,первый выход которого соединен черезпервый элемент 3 задержки с вторымвходом сумматора 2 подынтегральнойфункции, а второй выход - с первымвходом узла 4 умножения и с первымвходом первого элемента ИЛИ 5, выходкоторого соединен с информационнымвходом регистра 6 подынтегральнойфункции, выход которого соединен стретьим входом сумматора 2 подынтегральной функции. Выход узла 4 умножения соединен с первым входом сумматора 7 остатка интеграла, первый выход которого соединен через второйэлемент 8 задержки с вторым входомсумматора 7 остатка интеграла, а второй выход - с первым входом узла 9квантования, первый выход которогосоединен с первым входом второго элемента ИЛИ 1 О, выход которого соединен с информационным входом регистра 11 остатка интеграла, выход кото 7 11045 рого соединен с третьим входом сумматора 7 остатка интеграла. Второй вход первого элемента ИЛИ 5 и второй вход второго элемента ИЛИ 10 соединен с первым и вторым выходами 12 коммутатора Единичный выход (и)-го разряда й-разрядного регистра 6 подынтегральной функции соединен с первым входом первого элемента И 13 и через первый элемент НЕ 14 - с пер О вым входом второго элемента И 15, выход (и"2)-го разряда и-разрядного регистра 6 подынтегральной функции соединен с вторым входом второго элемента. И 15 и через второй эЛемент НЕ 16 " с вторым входом первого эле" мента И 13, выход которого соединен с первым входом третьего элемента И 17 и через третий элемент НЕ 18 - с первым входом четвертого элемента И 19 выход которого соединен с первым входом третьего элемента ИЛИ 20, выход которого соединен с нулевым входом первого триггера 21, единичный вход которого соединен с выходом р 5 третьего элемента И 17. Выход второго элемента И 15 соединен с первым вхо" дом пятого элемента И 22 и через четвертый элемент НЕ 23 - с первым входом шестого элемента И 24, выход которого соединен с первым входом четвертого элемента ИЛИ 15, выход которого соединен с нулевым входом второго КБ-триггера 26, единичный вход ко" торого соединен с выходом пятого элемента И 22. Первый, второй и третий35 входы коммутатора 12 соединены соответственно с входом 27 выбора номера решающего блока, входом 28 начального значения подынтегральной функции решающего блока.и входом 29 начального значения остатка интеграла решающего блока. Первый и-второй входы узла 1 соединены соответственно с входом 30 приращения подынтегральной45 функции решающего блока и входом 31 масштабного сигнала решающего блока. Второй вход узла 4 умножения соединен с входом 32 приращения переменной интегрирования решающего блока а .второй вход узла 9 квантования соеди О нен с входом 33 сигнала выделения остатка интеграла решающего блокаТретий вход узла 1, вход установки нуля регистра 6 подынтегральноф функции, третий вход узла 9 квантования, вход установки нуля регистра 11 остат ка интеграла, второй вход третьего элемента ИЛИ 20 и второй вход четвер" 14 8того элемента ИЛИ 25 соединены с входом 34 сброса решающего блока, Четвер тый вход узла 1, четвертый вход узла 9 квантования, второй вход третьего элемента И 17, второй вход четвертого элемента И 19, второй вход пятого элемента И 22, второй вход шестого элемента И 24 соединены с входом 35 конца итерации решающего блока. Пятый и шестой входы узла 1 соединены соответственно с нулевым выходом первого КЯ-триггера 21 и с нулевым выходом .второго КЗ-триггера 26, Второй выход узла 9 квантования подключен к выходу 36 приращения интеграла решающего блока.Первый и второй входы первого элемента ИЛИ 55 узла масштабирования (фиг. 2) соединены соответственно с выходом элемента И 56 положительных приращений и единичным выходом триггера 57, единичный и нулевой входы кцторого соединень 1 соответственно с выходом элемента И 58 отрицательных приращений и выходом второго элемента ИЛИ 59, первые входы элемента И 56 положительных приращений и элемента И 58 отрицательных приращений соединены с первым входом 37 узла 1, вторые входы элемента И 56 положительных приращений и элемента И 58 отрицательных приращений соединены с вто рым входом 38 узла 1, первый и второй входы второго элемента ИЛИ 59 соединены соответственно с третьим входом 39 и четвертым входом 40 узла 1, пятый вход 4 1 которого соединен с третьим входом элемента И 58 отри-цательных приращений, а шестой вход 42 узла 1 соединен с третьим входом элемента И 56 положительных приращений, выход первого элемента ИЛИ 55 соединен с выходом 43 узлаПервые входы первого элемента И 60 и второго элемента И 61 коммутато. ра 12 (фиг. 3), соединены с первым входом 44 коммутатора, второй вход первого элемента И 60 соединен с вторым входом 45 коммутатора 12, а второй вход второго элемента И 61 соединен с третьим входом 46 коммутатора, выход первого элемента И 60 и вы. ход второго элемента И 61 соединены соответственно с первым выходом 47 и вторым выходом 48 коммутатора.Выход первого элемента 62 задержки узла 9 квантования (фиг. 4), соединен с входом второго элемента 63задержки, с входом первого элементаНЕ 64 и с первым входом первого элемента И 65, выход которого соединен с единичным входом первого триггера 66, нулевой вход которого соединен с выходом первого элемента ИЛИ 67, 5 первый вход которого соединен с выходом второго элемента И 68, первый вход которого соединен с выходом пер. вого элемента НЕ 64, выход второго элемента 63 задержки - с входом вто О рого элемента НЕ 69 и первым входом ,третьего элемента И 70, выход которого соединен с единичным входом второго триггера 71, нулевой вход которого соединен с выходом второго элемен.15 та ИЛИ 72, первый вход которого соединен с выходом четвертого элемента И 73 первый вход которого соединен с выходом второго элемента НЕ 69, единичный выход триггера 71 соединен 20 с первым входом пятого элемента И 74 и с первым входом шестого элемента И 75, вторые входы которых соединены соответственно с нулевым и единичным выходами первого триггера 66, вход 25 первого элемента 62 задержки и первый вход седьмого элемента И 76 - с первым входом 49 узла 9 квантования, а второй вход седьмого элемента И 76 с вторым входом 50 узла 9 квантования, вторые входы первогоэлемента ИЛИ 67 и второго элемента ИЛИ 72- с третьим входом 51 узла 9 квантования, четвертый вход 52 которого соединен с вторыми входами первого элемента И 65, второго элемента И 68, третьего элемента И 70 и четвертого элемента И 73, выход седьмого элемента И 76 - с первым выходом 53 узла 9 квантования, а выходы пятого эле 40 мента И 74 и шестого элемента И 75 - с вторым выходом 54 узла 9 квантования.Работает решающий блок при вычислении синусно-косинусных зависимос 45 тей, структурная схема реализации которых с помощью решающего блока (РБ) представлена на фиг. 5, следующим образомПеред началом работы подачей сигна ла через вход 34 производится установка решающего блока. в исходное сос.тояние, причем этот сигнал устанавливает в нулевое состояние регистр 6 подынтегральной функции, регистр 11 остатка интеграла, а также, пройдя через элемент ИЛИ 20, устанавливает в нулевое состояние триггер 21, пройдя через элемент ИЛИ 25, устанавливает в нулевое состояние триггер 26,пройдя через третий вход 39 узла 1 ичерез элемент ИЛИ 59, устанавливаетв нулевое состояние триггер 57, апройдя через вход 51 узла 9 квантования и через элементы ИЛИ 67 и ИЛИ 72,устанавливает в нулевое состояниесоответственно триггер 66 и триггер 71,Затем производится ввод начальных.данных. При этом через вход 27 выбора номера решающего блока на вход 44коммутатора 12 подается разрешающийсигнал длительностью одной итерации,который откроет элементы И 60 и 61и разрешит подачу через входы 28 и29 решающего блока и через входы 45и 46 и открытые элементы И 60 и 61соответственно начальных значенийподынтегральной функции и остатка ин.теграла, которые соответственно спервого выхода 47 и второго выхода48 коммутатора поступают соответственно через элемент ИЛИ 5 и элементИЛИ 10 и занесутся в регистр 6 подынтегральной функции и в регистр 11остатка интеграла.После ввода начальных данных начинается процесс вычислений. При этомна вход 32 переменной интегрирования .решающего блока в каждой итерацииподаются одноразрядные приращенияаргумента йк Х, которые поступаютна вход узла 4 умножения, на второйвход которого поступают с второго вы"хода сумматора 2 значения подынтегральной функции Ук (в первой итерации это будет начальное значение под.интегральной функции, поступающее через сумматор 2 с выхода регистра 6).Результат умножения значения Ук наприращение йХ с выхода узла 4поступает на вход сумматора 7 остатка интеграла, на второй входкоторого поступает из регистра11 значение остатка интеграла5 О 1 к,1 1 вычисленное в предыдущейитерации (для первой итерации этобудет начальное значение остатка интеграла). В цепь переноса сумматора7 включен однотактный элемент 8 задержки, служащий для образования поразрядного переноса при сложении результата умножения с текущим значением остатка интеграла. Полученноев сумматоре 7 значение неквантованного приращения интеграла Ь 5 посту.кпает с второго выхода этого сумматора на вход 49 узла 9 квантования, вАкотором происходит выделение нового значения остатка интеграла 5 , кото. рое с первого выхода 53 узла 9 посту пает через элемент ИЛИ 10 в регистр 11, и происходит выделение квантованного приращения интеграла Л 5, которое с второго выхода 54 узла 9 подается на выход 36 решающего блока, Причем осуществляется это узлом 9квантования следующим образом. Зна О чение неквантованного приращения ин" теграла д 5 поступает в узел 9 через тК,вход 49 на вход элемента 62 задержки и на вход элемента 76, на второй вход которого поступает с входа 33 решающего блока через вход 50 узла 9 каждой итерации сигнал выделения остатка интеграла длительностью (и) такта с 1-го по (и)-й такт (п - число тактов в итерации, а (п), (и) и п-й такт соответствуют знаковым и служебному разряду числа), который проводит квантование неквантованного приращения интеграла А 5, выделяя в соответствии с алгоритмом работы решающего блока с одно разрядными приращениями значение остатка интеграла, которое с выхода элемента И 76 поступает на первый выход 53 узла 9 квантования, не пропуская знаковые разряды, которые определяют квантованное приращение интеграла и анализируются триггерами 66 и 71. Выполняется это следующим образом. Значение неквантованного приращения интеграла д к 5, поступаю 35 щее на вход элемента 62 задержки, задерживается на этом элементе задержки на такт (эта задержка выполняется для того, чтобы первый (стар 40 ший) знаковый разряд совпал по времени с сигналом конца итерации) и поступает на вход элемента И 65 и че рез элемент НЕ 64 на вход элемента И 68, а задержавшись еще на один так на элементе задержки 63 (эта задерж 45 ка выполняется для того, чтобы и второй (младший) знаковый разряд, следующий на такт раньше первого (старшего) знакового разряда, совпал по времени с сигналом конца итерации с целью обеспечения возможности одновременного анализа обоих знаковых разрядов), поступает на вход элемента И 70 и через элемент НЕ 69 на вход элемента И 73. А на вторые входы эле"ментов И 65, И 68, И 70, И 73 поступает с входа 35 решающего блока че-. рез вход 52 узла 9 сигнал конца итерации и в результате по этому сигналу триггеры,66 и 71 устанавливаются в состояния, соответствующее соответственно старшему и младшему знаковым разрядам, т.е. триггер 66 будет анализировать знак, а триггер 71 - переполнение знакового разряда, Поскольку квантованные приращения интеграла являются одноразрядными и представляются в тернарной системе кодирования, то кодирование приращений осуществляется следующим образом: "01" 11+1110010 т.е. если йо сигналу конца итерации триггер 66 устанавливается в нулевое состояние, а триггер 71 - в единичное то на выходе элемента И 74 появится единичный сигнал длительностью одной итерации, соответствующий положительному приращению интеграла "+1", который через выход 54 узла 9 поступит на выход 36 решающего блока, если же по сигналу конца итерации в единичное состояние устанавливаются оба триггера 66 и 71, то единичный сигнал длительностью одной итерации, соответ ствующий отрицательному приращенвю интеграла "-1", появится на выходе элемента И 75 и поступит через выход 54 узла 9 также на выход 36 решающего блока. Если же оба триггера 66 и 71 окажутся в нулевом состоянии, то приращения на выход 36 выдаваться не будут, что соответствует значению приращения интеграла, равному "О".Выделенные в результате квантования одноразрядные квантованные приращения интеграла с выхода 36 данного решающего блока (РБ) поступят в соответствии со схемой реализации синусно-косинусных зависимостей (фиг.5) на вход 30 приращения подынтегральной функции другого решающего блока и одновременно выделенные одноразряд" ные квантованные приращения интеграла другого решающего блока поступят с его выхода 36 на вход 30 приращений подынтегральной функции данного решающего блока. Эти одноразрядные приращения представлены в тернарной сис. теме кодирования, т.е. принимают значения "+1", С" и "-1" и передаются по двум каналам (положительному и отрицательному) в виде постоянных сигналов, соответствующих "+1" или "-1". Поступившие с выхода 36 другого решающего блока на вход 30 приращений подынтегральной функции данного решающего блока одноразрядные5 10 15 20 квантованные приращения поступаютс входа 30 через вход 37 в узел 1,где производится их масштабирование,которое выполняется следующим образом. Если приращения принимают значение "+1", то постоянный сигнал, соответствующий этому значению в течение итерации будет поступать черезвход 37 на вход элемента И 56, навторой вход которого поступает через вход 42 с нулевого выхода триггера 26 единичный сигнал (этот триггерустанавливается в нулевое состояниепри подготовке решающего блока к работе сигналом сброса с входа 34 ипереводится в единичное состояниелишь при достижении подынтегральнойфункции значения, равного +1, т.е.когда модифицированный дополнительный код подынтегральной функции принимает вид 01, 0000), а на третийвход элемента И 56 в каждой итерациипоступает из центрального устройствауправления ЦИС через вход 38 в видеимпульса масштабный сигнал, соответствующий кванту подынтегральной функ.ции, т.е, младшему разряду подынтегральной функции. В результате на выходе элемента И 56 появится импульс,соответствующий единице в п-ом разряде подынтегральной функции, т.е.соответствующий единице в младшемразряде данной подынтегральной функции, таким образом, поступательноеодноразрядное приращение подынтегральной функции, представленное втернарной системе кодирования, будет переведено в последовательныйкод, прийеденный к масштабу даннойподынтегральной функции, который свыхода элемента И 56 поступит черезэлемент ИЛИ 55 на выход 43 узла 1,Если одноразрядное входное приращение окажется отрицательным, то постоянный сигнал, соответствующий "-1"поступает через вход 37 на вход элемента И 58, на второй вход которогопоступает через вход 41 с нулевоговыхода триггера 21 единичный сигнал(этот триггер устанавливается в нулевое состояние при подготовке решающего блока к работе сигналом сброса с входа 34 и переводится в единичное состояние лишь при достиженииподынтегральной функции значения,равного "-1", т,е, когда модифициро.ванный дополнительный код подынтегральной функции примет вид 10,0000), тогда масштабный импульс,25 30 35 40 45 50 55 соответствующий кванту подынтеграль"ной функции и поступающий в каждойитерации через вход 38, пройдет черезэтот .элемент И 58 и перебросит в единичное состояние триггер 57, которыйначнет выдавать со своего единичноговыхода через элемент ИЛИ 55 на выход43 единичный сигнал, соответствующийпоследовательному дополнительному ко"ду одноразрядного отрицательного приращения, приведенного к масштабу данной подынтегральной функции. По окон.чании итерации по последнему ее такту вход 35 решающего блока в каждойитерации поступает сигнал конца итерации, который проходит через вход40 узла 1 устанавливает триггер 57в нулевое состояние, завершая тем самым выработку последовательного модифицированного дополнительного кода одноразрядного отрицательного приращения, приведенного к масштабу данной подынтегральной функции, котораятакже представляется в решающем блоке в последовательном модифицированном дополнительном коде младшими разрядами вперед с двумя знаковыми разрядами и одним служебным, совпадающим по времени с сигналом конца итерации, который поступает в последнемтакте каждой итерации через вход 35для подготовки узлов решающего блокак следующей итерации. Приведенное таким образом к масштабу данной подынтегральной функциии и переведенноеиз тернарной системы кодирования впоследовательный модифицированный дополнительный код приращение подынтег"ральной функцииУ поступит с выхо"да 43 узла 1 на вход сумматора 2, навторой вход которого с выхода регистра 6 поступает значение подынтегральной функции У), вычисленное впредыдущей итерации. В цепь переносакомбинированного сумматора 2 включеноднотактный элемент 3 задержки, служащий для образования поразрядногопереноса при сложении приращения подынтегральной функции с текущим значением подынтегральной функции. В результате выполнения операции суммирования на втором выходе сумматора 2получается новое значение подынтегРальной фУнкции У=У(1 +6 кУ (Е - номер итерации), которое с второговхода сумматора 2 поступает на входузла 4 умножения и через элементИЛИ 5 на вход регистра 6. В узле 4умножения производится умножение но.