Устройство для моделирования алгоритма деятельности человека-оператора

(51)5 С 06 Г 152 ГОСУДАРСТВЕННЫЙ КОМИТЕПО ИЗОБРЕТЕНИЯМ И ОТКРЫТПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБРЕТЕНК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(57) Изобретени тельной технике нение при иссле ычислипримет носит жет н овании олгоритмо ычисли ие о Изобретение относится к втельной технике и может быть грименено при исследовании алгоритмов операторской деятельности.Цель изобретения - расширен бласти применения за счет моделирования операций алгоритма, допускающихустранение совершаемых операторомошибок,На Фиг. 1 изображена структурнаясхема устройства; на фиг.2 и 3 -структурные схемы блоков программного и микропрограммного управления; наФиг.4 и 5 -Функциональные схемы коммутаторов кода длительности и вероятности соответственно; на Фиг.6 -граф-схема выбора микропрограммы;на Фиг.7-9 показаны микропрограммырабочей (ИПР), логической (ИПЛ) иконтрольной (ИП 10 операций соответственно,801621042 операторской деятельности, Цель изобретения - распсссрессие области применения за счет моделирования операцийалгоритма, допускающих устранениесоверсдаеиьсх оператором осшсбок. Поставленная цель достигается введениемновых элемесстон, блоков и Функциональных связей, йсновнымп вновь введенными узлами являются блок мсскропрограмного управления, коммутатор кона деятельности коммутатор кода нероятности, генератор микротактов, триггер Фиксации осспсбки, Блок микропрограммного управления предназначен дляимитации эргатических операций моделируемого алгоритма. 9 ссл. Устройство содержит блок 1 программного управления, блок 2 микро. программного управления, генератор 3 длительности операций алгоритма, генератор 4 равномерно распределенных случайных чисел, генератор 5 тактовых импульсов, генератор 6 микротактов, коммутатор 7 кода длительности, коммутатор 8 кода вероятности, схему 9 сравнения, сумматор 10 длительности ц;скла моделирования, сумматор 11 времени работы оператора, счетчик 12 циклов моделирования, счетчик 13 ошибочных реализаций первьпс 14 и второй 15 триггеры управления, триггер 16 фиксации ошибки, первый 17, третий 18 и второй 19 элементы И, второй 20, первый 21 И третий 22 элементы ИЛИ, первый 23 и второй 24 элементы задержки. Блок 1 имеет тактовьпс вход 25, вход 26гю дд Рд 511621042 10 15 20 25 30 35 40 45 зона (3 - код дисперсии (среднего квадратического отклонения) длисброса, первый 27 и второй 28 управляющие входы, первый выход 29, первую 30, вторуо 31, третью 32, четвертую 33 и пятую 34 группы выходов,второй 35, третий 36, четвертый 37 ипятый 38 вьходы, Блок 2 имеет шестьинформационных нходов 39-44, тактовый вход 45, вход сброса 46 и одиннадцать выходов 47-57. Номмутатор 7имеет управляющий вход 58, первую 59и вторую 60 группы информационныхвходов, группу 61 выходов. 1(оммутатор8 имеет первую 62, вторую 63 и третью 64 группы информационных входов,первь 65, второй 66 и третий 67 управляющие входы и группу 68 выходов.Блок 1 состоит из группы элементов И 69, счетчика 70 адреса, блока71 памяти операций алгоритма и регистра 72 операций.Блок 2 содержит группу элементовНГ 73, третью .74 и вторую 75 группыэлементов И, элементы ИЛИ 76, первую группу .элементов И 77, счетчикадреса 78, блок 79 памяти микрокомацд и регистр 80 микрокоманд,1(оммутатор 7 состоит из элементаНЕ 81, первой 82 и второй 83 группэлементов И и группы 84 элементовИЛИ,1(оммутатор 8 содержит первый элемент ИЛИ 85, первый триггер 8 бпервую группу 87 элементов И, второйэлемент ИЛИ 88, второй триггер 89,вторую группу 90 элементов И, третий элегент ИЛИ 91, третий триггер92, третью группу 93 элементов И игруппу 94 элементов ИЛИ,Блок 1 программного управленияпредназначен для хранения и выдачи нсхему устройства информации о моделируемом алгоритме. Считается, чтоалгоритм представляет собой логиковременную последовательность отдельных операций. 1( таким операциям относятся: операция задержки, представляющая собой детерминированный временной интервал, имитирующий бездействие оператора в период автоматическоц работы оборудования; рабочаяоперация, отождествляемая с воздействием оператора на органы управлениялибо с восприятием и переработкой ин, формации, поступающей от средств отображения, либо с запоминанием и изнлечеием ичформации из памяти; логическая операция, включающая н себяпроверку оператором некоторых логиче- о ских условий и принятие по результатам этой проверки решения ца выбор одного из двух альтернативных путей дальнейших действий; контрольная операция, имитирующая проверку оператором логических условий, позволяющих оценить правильность ранее выполненных им действий и принять решение либо на продолжение предписанной последовательности действий, либо на устранение последствий выявленой ошибки.Логические и контрольные операции по своей сути являются альтернативными операциями, т:к как обеспечивают разветвления в алгоритме деятельности. Рабочие, логические и контрольные операции являются эргатическими операциями, так как описываот соответствующие действия оператора, Операции задержки являются техггическим, так как служат дня описания работы оборудования. Порядок следования перечисленных операций н алгоритме произвольный. Относительное количество операций любого типа не органиченоСуммарное .число операций алгоритма це должно превышать числа информационных слон (объема) блока 71 памяти. 1(аждое информационное слово содержит исходные данные для одной из операций моделируемого алгоритма. Оно имеет фиксированный формат (разрядность) и разбито на одиннадцать зон (фиг.2), за которыми закреплены следующие функции.зона 01 - признак длительности операции ("1" - детермированная, "0 - случайная);зона 02 - двоичный код длительности технической операции либо код математического ожидания длительности эргатической операции; тельности эргатической операции; зона 04 - код вероятности принятия проверяемым логическим условием единичного значения; зоны 05, 06 - коды вероятностей безошибочного распознавания оператором единичного и нулевого значений прове. немого логического услония, а также отсутствия и наличия ошибки н ранее вьполненных действиях;зоны 07, 08 - ;од моделируемой операции ("00" - контрольная, "10"5 рабочая, "01" - логическая, "11" - конец алгоритма);эона 09 - признак ошибки первого рода ("1 ц - компенсируемая, "0"- некоменсируемая);зона 010 " признаки ошибки второго рода ("1" - компенсируемая, "0" - некоменсируемая);зона 011 - адрес (двоичцый номер) очередноц операции (количества разрядов зоны определяется максимально допустимой длиной алгоритма, то есть предельным числом операций).Зоны (1, Г 17-010 имеют Формат, рав цый одному биту. Формат зоц 02-06 определяется точностью представления исходных данных, т.е. точностью моделирования. Введение зоц,(19 ц 010 обусловлено наличием априорной цц формации о потенциальной возможности обнаружения (необцаружция) оператором допущенных ошибок. При этом предполагается, что при выполнении альтернативных (логических и контроль ных) операций возможны ошибки первого и второго рода, связанны с отождествлением опратором одного Фактического исхода операции с другим и наоборот, С точки зрения последствий 30 для алгоритма все ошибки могут быть .подразделены на компецсируемые и цекомпецсируемые оператором. Ошибка считается компецсируемой, если соответствующая операция в алгоритме ох вачена контуром контроля, д послд-. ствия ошибки поддаются исправлению. В противном случае ошибка считается некомпенсируемой. При совершении цекомпецсируемой ошибки цикл модлиро вация прерывается и осуществляется переход к новому циклу. Нд этап подготовки исходных данных в блок 71 памяти записывается необходимая информация о каждой операции моделиру емого алгоритма и обнуляют счетчик 70. В дальнейшем блок 1 программного управления работает под воздействием сигналов на входах 25-28. Работа блока 1 заключается в циклическом воспроизведении моделируемого алгоритма. 1(аждый цикл моделирования начинается с подачи на вход 26 блока 1 сигнала обнуления счетчика 70, Этим сигналом на входах блока 71 памяти устанавливается адрес начальной операции алгоритма. В момент появления на входе 25 тактового сигнала по данному адресу иэ блока 71 в регистр 72считывается инФормационное словопервой операции. 0 дновремеццо сигналы с разрядных выходов регистра 72поступают с выходов блока в схемуустройства и (с выходов зоны Я 11) наинформационные"входы элементов И 69блока 1. Лдрес очередной операции Аопределяется вне блока 1 и задаетсясостоянием управляющих входов 27, 28в соответствии с выражением; с Л + 1 - при наличии сигнала 1 ца входе 27; Г 11 - прц наличии сигнала ца входе 28, А где Л - адрес текущей операции.Блок 2 микропрограммного управления (Фиг.3) предназначен для имитации эргдтнческцх операций алгоритма. Причем моделировали отдельной операции занимает однц такт работы всего устроцстна. В зависимости от типа онрации (рабочая, логическая цли контрольная) ее моделирование осуществляется по соответствующей микропрограмме эа оцределццое число микротдктов, 1 ажддя микропрограмма представляет собой некоторую логико-времеццую последовательность микроко-мацд. Все мнкрокомдцды размещены в постоянной памяти (блок 79), причем каждое ицформдццоццое слово микрокомацды содержит трн зоны: адресную (Л), логических условий (Х) и микро- операций (Е), В адресной зоне указан адрес очередной микрокомацды цд случай цньптолцеция проверяемого логик ческого условия, т.е. для цулвго состояния соответствующего информационного входа 39-44 блока 2В зоне логических условий (шесть разрядов) формируется (при необходимости) разрешающий сигнал для опроса состояния информационных входоц блока 2, сопоставляемых в микропрограмме с соответствующими логическими условиями, При выполнении проверяемого логического условия ("1" ца соответствую" щем информационном входе блока 2) адрес очередной микрокомацды формируется путем увеличения на единицу текущего адреса, т.е. состояния счетчика 78, Элементы 73-76 образуют селектор адреса, который служт для Формирования адреса очередной микро- команды в соответствии с текущим адресом и текущим состоянием информа 1621042( 1 - рабочая операция,О " альтернативная операция,25 1 - логическая операция; О - контрольная операция; 1 - компенсируемая ошибка 30 первого рода,О - некомпенсируемая .ошибка первого рода; 351 - компенсируемая ошибкавторого рода,О - некомпенсируемая ошибка второго рода; 40 1 - операция выполнена правильно,Т 7"5 О - операция выполнена с ошибкой; 1 - отсутствие неустраненнойошибки,50 б О - наличие неустраненнойошибки,Физический смысл микрокоманд обусловлен типом операции алгоритма (типом микропрограммы).Для рабочей операции:1 - розыгрьпп ошибки;У - имитация безошибочного выполнения операции; ционных входов 39-44 блока 2, Остальные элементы (77-80) блока 2 выполняют функции, аналогичные функциям соответствующих элементов блока 1(69-72). Зона микроопераций (одиннадцать разрядов) служит для Формирования в каждом конкретном микро"такте определенной совокупности выходных управляющих сигналов Е ка е".1 . Конкратиая комбина-ция выходных сигналов определяетсятипом (номером) выполняемой в текущий микротакт микрокоманды. Блок 2функционирует в соответствии с графсхемайи микропрограмм (Фиг.б, 7,8, 9) имеющими в .своем составе логические условия, микрокоманды и микрооперации. Логические условия реализуют следующие проверки:Т 77 Для лт 1 Т 7й Т 7 Т 7б Т 7ау т 19 ДляТ 7 Т 79 имитация выполнения операциис некомпенсируемой ошибкой; - имитация выполнения операциис компенсируемой ошибкой.огической операции:розыгрьпп значения проверяемого оператором логического условия;, розыгрыш ошибочного признанияоператором Фактического ед -ничного исхода операции нулевым (ошибка первого рода);розыгрьпп ошибочного признанияоператором фактического нулевого исхода операции единичным (ошибка второго рода);имитация безошибочного выполнения операции при нулевом значении проверяемогооператором логического условия (отсутствие ошибки второго рода);имитация выполнения операциис компенсируемой ошибкой второго рода;то же, что и для рабочей операции;- имитация выполнения операциис компенсируемой ошибкой первого рода;имитация безошибочного выполнения операции при единичномзначении проверяемого оператором логического условия(отсутствие ошибки первогорода).контрольной операции;розыгрыш ошибочного признанияоператором правильного результата предыдущих действийнеправильным (ошибка первогорода);- розыгрьпп ошибочного признанияоператором неправильного результата предыдущих действийправильным (ошибка второгорода);- имитация обнаружения оператором ранее допущенной ошиб,ки (отсутствие ошибки контроля второго рода);имитация безошибочного признания оператором правильныхде"ствий.правильными (отсутствие ошибки первого рода); р 118 - аналогичны соответствующим микрокомандам длялогической операции алгоритма.25 Приведенные микрокоманды имеют следующий состав микроог 1 ераций:Е - выбор кода вероятности 04;Е - выбор кода вероятности 05;ФУф 5- выбор кода вероятности 06;Е - генерирование случайного числа в интервале (0,1);Е - разрешение на продолжениемоделирования; 10Е - .признак совершения некомпенсируемой ошибки;27 - признак совершения компенсируемой ошибки;Е - признак обнаружения допущенной ошибки;- формирование адреса очереднойоперации алгоритма путем наращивания текущего адреса;с - формирование очередного адреса путем опроса адреснойзоны информационного словаоперации;Е 1 - признак завершения микропрограммыГенератор 3 предназначен для формирования случайных чисел; имитирующих длительность операций модели -руемого алгоритма. (аждое случайное число формируется под воздействием 30 сигнала на тактовом входе генератора 3, Случайное число подчинено нормальному закону распределения с математическим ожиданием и дисперсией(либо среднеквадратическим отклонени ем), коды которых присутствуют на соответствующих информационных входах генератора 3 (выходах 30 и 31 блока 1).Коммутатор 7 кода длительности 40 служит для подключения к информационным выходам 61 либо группы входов 59(при моделировании операций с детермированной длительностью), либо группы входов 60 коммутатора 7 (при слу чайной длительности операций) Выбор требуемой группы входов коммутатора 7 осуществляетсл с помощью управляющего сигнала на входе 58. При единичном состоянии данного входа .(т.е. выхода 50 29 блока ) открываются элементы И 82 и, таким образом, к выходам 61 подключаются входы 59. При нулевом состоянии входа 58 оказываются открытыми элементы И 83, которые подключают к выходам 61 вторую группу входов 60,коммутатор 8 кода вероятности предназначен для передачи на выходы 68 кодов с одной из групп информационных входов 62, 63 или 64 при наличии сигнала на соответствующем управляющем входе 65, 66 или 67, Например, если управляющий сигнал поступает на управляюиий вход 66, то триггер 89 соответствующего канала коммутатора 8 переключается в единичное состояние, а триггеры 86 и 92 остальных каналов сбрасываются в нулевое состояние, Сигналом с единичного выхода триггера 89 открыты элементы И 90, выбранного канала. Таким образом, к выходам 68 через элементы ИЛИ 94 и элементы И 90 оказывается подключенной группа информационных входов 63. Лналогичлым образом осуществляется коммутация кода веро- ятности по другим каналам коммутатора 8.При подготовке устройства к работе в оперативную память (блок 71 памяти) блока 1 вводят исходные данные ио каждой операции моделируемого алгоритма, в счетчик 12 записывают требуемое число циклов моделирования, облуляют счетчики 13, 70 и 78, сумматоры 1 О, 11 н триггеры 14 и 15.Устройство функционирует следующим образом.В момент подачи сигнала ца вход запуска триггер 14 установлен в единичное состояние, что разрешает поступление в схему устройства тактовых импульсов с выхода генератора 5, Первым тактовым импульсом в блоке 1 по нулевому адресу из, блока 71 памяти в регистр операций 72 считывается информационное слово первой операции моделируемого алгоритма деятельности оператора, Этим же тактовым импульсом на выходе генератора 3 формируется случайныи код длительности, подчиненный нормальному закону распределения с математическим ожиданием и дисперсией, задава" емыми выходными сигналами 30 12) и 31 (О 3). В соответствии с состоянием ныходного бита 29 (01) через коммутатор 7 на информационный вход сумматора 10 поступает либо случайный (с выходов генератора 3), либо детермированный (с выходов 30 непосредственно) код длительности операции. Одновременно первый тактовый импульс переводит в единичное состояние триггер 15, запуская блок 2 на отработку микропрограммы соответству".20 ющей типу моделируемой операции алгоритма. При этом тип моделируемой операции задается состоянием входов Хи Х блока 2. Кроме того, первый тактовый импульс, установит в единичное состояние триггер 16, что означает отсутствие неустраненных ошибокДля имитации возможных ошибок, допускаемых оператором при выполнении той или иной операции алгоритма, блок 2 Формирует сигналы, управляющие коммутатором 8 и генератором 4,. Например, чтобы раэыграть случайное событиезаключающееся в совершении (не совершении) оператором ошибки с вероятностью, заданной значением кода на выходах 33 (05) блока 1, блок 2 формирует сигналы на выходах 48 (2) и 50 (Е), а затем опрашивает состояние входа 43 (Х-), что реализуется выработкой микрокоманды у и проверкой первого логического условия в микропрограмме рабочей операции (фиг.7), В соответствии с положениями метода Ионте-Карло случайное событие считается наступившим, если случайное число из интервала (0,1) меньше числового значения вероятности появления данного события, Поскольку с выходов 33, 34 .(Я 5, 06) блока 1 снимаются коды вероятностей правильных действий оператора, появление единичного сигнала на выходе схемы 9 сравнения, а также на входе 43 (Х ) блока 2, означает отсутствие ошибки в действиях оператора. В случае успешных действий оператора блок 2 Формирует сигнал на выходе 51 (Е ), поступающий на тактовый вход. накапливающего сумматора 10, Тем самым время работы оператора в текущем цикле моделирования наращивается на величину, равную .под продолжительности смоделированной операции.При совершении ошибки (ноль на входе 43) блок 2 анализирует состояние входа 41 (Х) - при ошибке первого рода, или входа 42 (Х) - при ошибке второго рода. В случае совершения оператором компенсируемой ошибки (при единичном состоянии соответствующего входа) блок 2 формирует сигналы на выходах 51 (2), 53 (2) и, 57 (21) . Сигнал на выходе 51 увеличивает содержимое сумматора 10, а сигнал с выхода 53 переключает триг 5 10 15 25 30 35 40 45 50 55 гер 16 в нулевое состояние, свидетельствующее о наличии в алгоритме не- устраненной компенсирующей ошибки.Кроме того, блок 2 дополнительно формирует на выходе 55 (Е ) либо на выходе 56 (21 р) сигнал,цля выбора адреса очередной операции алгоритма. Так при появлении сигнала на выходе 55 (Е) адрес очередной операции формируется путем наращивания текущего адреса. При появлении сигнала на выходе 56 (Ео) адрес очередной операции считывается из адресной эоны С 11 регистра адреса 72.Сигнал с выхода 57 (Е ц ) переводит триггер 15 в нулевое состояние, Тем самым в блок 2 прекращается поступление синхроимпульсов с выхода генератора 6 и обнуляется счетчик адреса 78, Таким образом, завершается моделирование текущей операции, а блок 2 готовится к работе по очередной микропрограмме. Иоделирование очередной операции алгоритма начинается в момент появления на выходе элемента И 7 очередного тактового импульса. При этом повторяется весь описанный цикл работы устройства.В процессе моделирования контрольной операции алгоритма блок 2 проверяет состояние входа 44 (Хб), т.е. оценивает состояние триггера 16, Если при нулевом состоянии триггера 16 имитируется успешное обнаружение оператором допущенной ранее ошибки, то на выходе 54 блока 2 формируется сигнал 28, возвращающий триггер 16 в единичное состояние, Если разыгрывается пропуск ранее допущенной ошибки, те. имитируется компенсируемая ошибка второго рода, то это означает,. что моделируемая контрольная опера-ция охвачена внешним контуром контроля, где у оператора еще будет возможность обнаружить и устранить оставшуюся незамеченной ошибку.Если моделируется совершение некомпенсируемой ошибки, то блок 2 Формирует сигналы на выходах 52 (2) и 57 (2 ). По сигналу 2 1 переводится в исходное состояние блок 2, а сигнал 26 изменяет на единицу состо" якие счетчиков 12 и 13, обнуляет сумматор О и устанавливает в исходное состояние блок 1Таким образом, устроство подготавливается к новому циклу моделирования, который начина 13 1621042ф ется с появлением очередного тактового импульса генератора 5.При отсутствии некомпенсируемых ошибок цикл моделирования алгорЖлта продолжается до исчерпания списка операций, т.е. до одновременного появления сигналов на выходах 35, 36 (07, 08) блока 1. Это приведет к формированию на выходе элемента И 19сигнала, свидетельствующего об окончании алгоритма. Ланньтй сигнал, пройдя элемент 23 задержки, уменьшает на единицу состояние счетчика 12, прибавляет к содерттстмоиу сумматора 11 содержимое сумматора 10 и обнуляет его спустя время задержки 24 энеменПо отработке заданного количес 1-, ва циклов моделирования на выходе обнуления счетчика 12 Формируется сигнал, который переключает триггер 14 в нулевое состояние и прекращает поступление тактовых импульсов в схему устройства. Процесс моделирова ния на этом закаттчивается. При этом в счетчике 13 и в сумматоре 11 соответственно зафиксированы число ошибочных реализаций алгоритма и суммарное время безошибочной работы оператора, вычисленное с учетом устранения оператором совершаемых ошибок.Таким образом, устройство позволяет моделировать алгоритмы деятельности оператора сложной логической структуры с учетом возможттых ошибок,35 их последствий и действий оператора по устранению допувтенньтх ошибок. ор мул а и з о б Р е т е н и я 4 Устройство дпя моделирования алгоритма деятельности человека-оператора, содержащее блок программного управления, состоящий из блока памяти и регистра операций, информационные входы регистра операций соединены с информационнымИ выходами блока памяти, генератор длчтельности операций алгоритма, генератор равномерно распределенных случайных чисел, схему50 сравнения, сумматор длительности цикла моделирования, сумматор времени работы оператора, счетчик циклов моделирования, счетчик ошибочных реализаций, первый триггер упраыения, первый элемент И, три элемента ШИ, два элемента задержки, первая и вторая группы разрядных выходов регист 3 ра операций бпока программного упр 5 ления соединены соответственно с инФормационными входами первой и второйгрупп генератора длительности операций алгоритма, выход первого элемента задержки соединен с входом второго элемента задержки, выходы генератора равномерно распределенных случайных чисел соединены соответственнос информационными входами первой группы схемы сравнения, информационныевыходы суилтатора длительности цикламоделирования соединены соответственно с инфорлтацион 1 тьтии входами сумматора времени работы оператора, выходпервого элемента ШШ соединен с вычитающим вхоцои счетсшка цикпон моделирования, входом запуска устройстваявляется единичный тзход ттервого триггера управления, выход первого элемента И соединен с первым входом третьет о элемента ИШ 1, о т л и ч а ю -щ е е с я тем, что, с целью расширения области применения за счет моделирования операций алгоритма, допускающих устранение совершаелтых оператором ошибок, оно дополнительно содержит блок микропрограммного управления, коммутатор кода длительности,коммутатор кода вероятности, генератор микротактов, второй триггер управления, триггер Фиксации ошибки,генератор тактовых импульсов, торойи третий элементы И. блок программного управления дополнительно содер"жит счетчик адреса и группу элементов И, выходы которых соединены соответстенно с информацоиниьтми входами.счетчика адреса, разрядные выходыкоторого подключены соответственно кадресныи входам блока памяти, .блокапрограммного .управления, блок микропрограммного управления содержиттри группы элемеитов И, группу элементо ИГ, два элемента ИЛИ, счетчикадреса микрокоманд, блок памяти микрокоманд и регистр иикрокоматтд,разрядные входы которого соединены соответстенно с выходами блока памятимикрокоманд, адресные входы которого подключены соответстенно к разрядныи выходам счетчика адреса, инФормационные входы которого соединены соответственно с выходами элементов И первой группы, первые входы которых подключены соответственно кразрядным выходам первой группы регистра микрокоманд, разрядные выхо 15 1621042 ды второй группы которого соединены соответственно с первыми входами одноименных элементов И второй и третьей групп выходы элементов НГ групФ5 пы подключены соответственно к вто" рым входам элементов И второй группы, выходы которых соединены соответственно с входами первого элемента ИЛИ, выход которого подключен к вторым входам элементов И первой группы, выходы элементов И третьей группы подключены соответственно к входам второго элемента ИЛИ, выход которого соединен со счетным входом счетчика адреса микрокоманд, информационные выходы первой группы регистра операций блока программного управления подключены соответственно к информационным входам первой группы коммутатора кода длительности, информационные входы второй группы которого подключены соответственно .к выходам генератора длительности операций алгоритма, выход первого разря да регистра операций блока программного управления соединен с управляющим входом коммутатора кода длительности, выходы которого подключены соответственно к информационным входам сумматора длительности цикла моделирования, выходы втОрого разряда Регистра операций блока программного управления соединены с входом второго элемента НЕ группы и вторым35 входом первого элемента И третьей группы блока микропрограммного управления и первым входом первого элемен-. та И устроиства, второй вход котороГоу Вход Второго элемента НЕ группы 40 и второй вход второго элемента И третьей группы блока микропрограммного управления подключены к выходу тре- . тьего разряда регистра операций блока программного управления, выход 45второго элемента И устройства подключен к входу первого элемента задержки, выход второго элемента задержки подключен к первому входу второго элемента ИЛИ, выход кото 5 О рого соединен с входами сброса сумматора длительности цикла моделирования и счетчика адреса блока программного управления, выход обнуления счетчика циклов моделирования подключен к нулевому входу перво го. триггера управления, прямой выход которого соединен с первым входом первого элемента И, второй вход 16которого подключен к выходу генератора тактовых импульсов, а выход соединен с тактовым входом генератора длительности операций алгоритма и входом считывания блока памяти, блока программного управления, вход третьего элемента НГ группы и второй вход третьего элемента И третьей группы объединены и подключены к выходу четвертого разряда регистра операцй блока программного управления выход пятого разряда регистра операций которого подключен к входу четвертого элемента НЕ группы и второму входу четвертого элемента И третьей группы блока микропрограммного управления, вход пятого элемента НЕ группы и второй вход пятого элемента И которого подключены к выходу "Иеньще" схемы сравнения, информационные входы второй группы которой соединены соответственно с выходами коммутатора кода вероятности, вход шестого элемента НЕ группы и второй вход шестого элемента И третьей группы блока микропрограммного управления подключены к прямому выходу триггера фиксации ошибки, единичный вход которого соединен с выходом третьего элемента ИЛИ, вход считывания блока памяти микрокоманд блока микропрограммного управления подключен к выходу третьего элемента И, первый вход которого соединен с выходом генератора микротактов, а второй вход - с прямым выходом второго триггера управления, инверсный выход которого соединен с входом сброса счетчика адреса блока микропрограммного управления, разрядные выходы третьей, четвертой и пятой групп в регистре операций блока программного управления подключены соответственно к информационным входам первой, второй и третьей групп коммутатора кода вероятности, первый, второй и третий управляющие входы которого подключены соответственно к выходам первого, второго и третьего разрядов регистра микрокоманд блока микропрограммного управления, выход четвертого разряда регистра микро- команд которого соединен с тактовым входом генератора равномерно распределенных случайных чисел, тактовый вход сумматора длительности цикла моделирования подключен к выходу пятого разряда регистра микрокоманд блока микропрограммного управления, 7 1621042выход шестого разряда регистра микрокоманд которого соединен с первым входом первого.и с вторым входом второго элементов ШШ и со счетным входом счетчика ошибочных реализаций,5 нулевой вход триггера Фиксации ошибки подключен к вьгходу седьмого разряда регистра микрокоманд блока микропрограммного управления, выход восьмого разряда регистра микрокоманд которого соединен с вторым входом третьего элемента ИЛИ, счетный вход счетчика адреса блока программного управления подключен к выходу девято го разряда регистра микрокоманд блока микропрограммного управления, выход десятого разряда регистра микрокоманд которого подключен к первым входам элементов И группы блока программного управления, а выход одиннадцатого разряда регистра микрокоманд бло"ка микропрограммного управления соединен с нулевым входом второго триггера управления, единичный вход которого подключен к выходу первогоэлемента И, а выход первого элемента задержки подключен к второму входу первого элемента ИЛИ и тактовому входу сумматора времени работыоператора,а разрядные выходы шестойгруппы регистра операций блока программного управления соединены соответственно с вторыми входами элементов И группы блока программного управления.