Устройство для распределения заданий процессорам

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХ СПУБЛИК4 С 06 Г 9/4 ИСАНИЕ ИЗОБРЕТЕВТОРСКОМУ СВИДЕТЕЛЬСТВУ К ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(56) Авторское свидетельство СССРУ 1234839, кл. С 06 Р 9/46, 1984.Авторское свидетельство СССРВ 1234838, кл. С 06 Р 9/46, 1984,(54) УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯЗАДАНИЙ ПРОЦЕССОРАИ(57) Изобретение относится к автоматике и вычислительной технике, аименно к приоритетным устройствам дляраспределения заданий процессорам, ипредназначено для использования вмногопроцессорных и многомашинных вычислительных и управляющих системах,Целью изобретения является расширениеобласти применения устройства за счет 8014413 перезапуска невыполненных заданий,Устройство для распределения заданийпроцессорам содержит группу счетчиков," два блока памяти, пять группэлементов И, две группы элементов .ИЛИ, восемнадцать элементов И, семнадцать элементов ИЛИ,.элементИЛИ-НЕ, схему сравнения, четыре триггера, пять регистров, шесть счетчиков, два мультиплексора, три шифратора, пять дешиФраторов, пять элементов задержки, элемент 2-2-2 ИИЛИ-НЕ,три Формирователя импульсов, двегруппы элементов ИЛИ-НЕ. Устройствообеспечивает слежение за выполнениемзаданий и перезапускает незавершенные задания на тот же процессор, апри повторном зависании программ -на один из свободных процессоров сотключением отказавшего процессора.8 ил.1441399 к 2 к кз 6 Х 7 В В Составитель М.Сорочан Техред М.дидьц Корректор С Че Редактор Е. Копч аказ 6289/52 ного етении Раушс город, ул. Проектная Производственно-полиграфическое предприятие Тираж 704ВНИИПИ Государстпо делам изоб035, Москва, ЖПодписноемитета СССРоткрытийя наб., д, 4/5Изобретение относится к автоматикеи вычислительной технике, а именно кприоритетным устройствам для распределения заданий процессорам, и предн азначено для использования в многоф 5процессорных и многомашинных вычислительных и управляющих системах.Цель изобретения - расширение области применения за счет перезапуска 10невыполненных заданий,На Фиг. 1 - 3 приведена функциональная схема устройства; на Фиг.4-8 временные диаграммы, описывающие отдельные этапы работы устройства. 15Устройство содержит первую группуэлементов ИЛИ 1, группу счетчиков 2,первую 3 и вторую 4 группы элементовИЛИ-НЕ, вторую группу элементов И 5фпервыи блок б памяти, первую группу 20элементов И 7 первый - четвер- четвертыиэлементы И 8-11, первый элемент ИЛИ1 , группу кодовых входов 13 устрой 12ства, группу адресных входов 14 устройства, вход 15 пуска устройстйа, 25вход 16 начальной установки устройства, элемент 2-2-2 ИИЛИ-НЕ 17 адЭресный выход 18 устройства, первый19 и второй 20 сигнальные выходы устройства, второй блок 21 памяти, пятый - восемнадцатый элементы И 23-35,второй - семнадцатый элементы ИЛИ36-51, тактовый вход 52 устройства,элемент ИЛИ-НЕ 53, первый - третийформирователи 54-56 импульсов, первыи - третий шифраторы 57-59, первыйэф 3560 и второй 61 мультиплексоры, первый - четвертый триггеры 62-65; третьюседьмую группы элементов И 66-70вторую группу элементов ИЛИ 71 схему 4072 сравнения, первый - пятый регистры73-77, первый - шестой счетчики 78 83, первый - пятый дешифраторы 84-88,группу синхровходов 89 устройства,группу сигнальных входов 90 Устройства, информационный вход 91 устройства,первую - шестую группы сигнальных вы-ходов 92-97 устройства, элемент 98 .задержки.Устройство работает следующим образом.50Перед началом работы подачей импульса.на вход 16 устройства все элементы памяти устройства переводятсяв исходное состояние, Цепи очисткиблока 21 памяти на фиг.1 - 3 не показаны. При этом регистры 73-77, счетчики 78-83 и счетчики 2 груяпы обнуляются, Триггеры 62-64 устанавливаются в нулевое состояние, а триггер 65устанавливается в единичное состояние,Нулевой сигнал на прямом выходе триг"гера 62 запрещает прохождение на устройство синхроимпульсов с входов 89устройства. Нулевой сигнал на выходеэлемента ИЛИ 29 .запрещает прохождениена устройство сигналов от внешнеготаймера. На сигнальных выходах 92 и93, а также 95-97 установлены нулевыесигналы. На сигнальных выходах 19 и20О, а также на группе сигнальных выходов 94 установлены единичные сигналы. На адресном выходе 18 устройстванулевой сигнал,Блок 6 памяти содержит информациюо топологии графа, описывающего наборинформационно связанных задач. По адресу соответсвующему номеру(1,п) некоторой вершины графа, вблок 6 памяти занесено и-разрядноечисло, имеющее в соответствующем ц-мразряде единицу, если из 1-й вершиныграфа исходит дуга, ведущая в 9-ювершину графа. По нулевому адресу,соответсвующему конечной вершине графа, в блок б памяти записан нуль.Далее в счетчики 2 с одноименных1 групп входов 13 заносятся в прямомкоде коды степени захода соответству"ющих вершин графа, представляющие ко"личества дуг, входящих в соответствующие вершины графа.Соответствие вершины грыфа и счет.чика 2 определяются весом вершины,представляющим собой величину максимального пути из данной вершины доконечной вершины графа, описывающегонабор информационно связанных задачи имеющего в качестве весов дуг длительности решения задач. Первомусчетчику 2 (самому верхнему на фиг.1)должна соответствовать вершина графас наибольшим весом, второму счетчику2 - вторая по весу вершина графа ит.д. Последнему счетчику 2 будет соответствовать конечная вершина графа,имеющая нулевой вес. Такое соответствие вершин и счетчиков 2 позволяетминимизировать время решения всегопакета информационно связанных задач,так как из некоторой совокупностизапрашивающих решения задач (для решения которых имеется вся необходимаяинформация) первой решается задача,имеющая больший вес.Далее в счетчик .80 с входа 91 устройства заносится в прямом коде кодколичества заданий в пакете информационно связанных задач. По завершениюкаждого задания из счетчика 80 вычитается единица и сигнал равенства5нулю на выходе счетчика свидетельствует о завершении выполнения пакетаинформационно связанных задач,Работа устройства начинается с прихоДом сигнала пуска на вход 15 устрой ства. При этом триггер 62 переводитсяв единичное состояние и сигналом высокого уровня с прямого выхода разрешает поступление на устройство серийсинхроимпульсов. Устройство имеетчетыре режима работы: режим выдачиномера готового к выполнению задания;режим приема кода завершенного задания; режим опроса готовновсти процессоров; режим обработки ситуации зависания задания,Рассмотрим первый режим работы устройства. Так как на выходах элементовИЛИ-НЕ 3 группы, соответствующихсчетчикам 2, в которых занесен нулевой 5код степени захода, установлены единичные сигналы запросов, то на выходеэлемента ИЛИ 12 будет единичный сигнал, который поступает на первые входы элементов И 22 и 23. На вторые вхо-Зоды элементов И 22 и 23 приходит единичный сигнал с выхода элемента ИЛИ. 50, который свидетельствует о наличиисвободных процессоров. Единичный сиг-,нал с выхода элемента ИЛИ-НЕ разрешает работу дешифратора 87, которыйформирует сигнал на одном из своихвыходов соответствующем приоритетному1Упроцессору из числа свободных. На выходах дешифратора 88 нулевые уровни 40сигналов.По синхроимпульсу Г на выходеэлемента И 22 формируется импульсныйсигнал, который поступает на входыэлементов И 67 группы и вызывает выдачу на выбранный процессор сигналаприведения в исходное состояние, Наадресном выходе,18 устройства приэтом установлен номер готового к выполнению задания, Одновременно этот же 5 Осигнал поступает на синхровход третьего триггера 64 и переводит его вединичное состояние (режим выдачиномера готового к выполнению задания),поступает на счетный вход первогосчетчика 78 и инкрементирует его содержимое (еще одно задание в системенаходится в состоянии выполнения), атакже поступает на синхровход второго счетчика 79 ц заносит в него номервыбрашого процессора (используетсяв качестве адреса ячейки второго блока 21 памяти),По синхроимпульсу , на выходеэлемента И 23 формируется импульсныйсигнал, который поступает на входыэлементов И 68 пятой группы и вызывает выдачу на сигнальном выходе 96группы, соответствующем выбранномупроцессору, сигнала "Принять номерзадания".Нулевые сигналы на управляющих вхо.дах мультиплексоров 60 и 61 разрешаютпрохождение на выход сигналов с входов Х 2, т.е. на информационный входвторого блока 21 памяти подается номер выдаваемого задания, а на егоадресный вход подается номер выбранного процессора, который служит в качестве адреса ячейки. Единичный сигнал с выхода элемента ИЛИ 46 поступает на входы элемента 2-2-2 ИИЛИНЕ 17 и создает условия для осуществ 11 иления операции ЗаписьПо синхроимпульсу с, поступающему на один из входов элемента 2-22 ИИЛИ-НЕ 17, производится занесениеномера выданного задания в ячейку,соответствующую выбранному процессору,По синхроимпульсупоступающемуна вход элемента ИЛИ 36, осуществляется сброс триггера 64. Единичныйсигнал на инверсном выходе триггера64 инициирует импульсный сигнал навыходе формирователя 56 импульсов,который поступает на входы элементовИ 66 и выводит из нулевого состояниясчетчик 2, соответствующий запускаемому заданию, поступает на входы элементов И 70 и вызывает выдачу на сигнальном выходе 97 группы, соответствующем выбранному процессору, сигнала"Старт", инициирующего выполнение выданного задания. Этот же сигнал поступает на соответствующий вход поразрядной установки регистра 74 и производит исключение выбранного процессора из числа свободных.На следующем такте производитсявыдача следующего готового к выполнению задания и т.д. Выдав все готовыек выполнению задания, устройство переходит в режим опроса готовностипроцессоров. Этот режим характеризуется тем, что по синхроимпульсам , спомощью регистра 76 производится оп-.рос состояний сигнальных входов 905 14413 устройства, на которые от процессоров поступают потенциальные единичные сигналы завершения заданий. С приходом первого сигнала завершения задания5 устройство. переходит в режим приема кода завершенного задания.В режиме приема кода завершенного задания устройство выполняет следующие действия. По синхроимпульсу с в 10 регистре 76 запоминается сигнал завершения задания от процессора, который формирует единичный сигнал на выходе элемента ИЛИ 44, поступающий через элемент И 30 на информационный вход триггера 63, Приоритетный шифратор 58 формирует номер приоритетного процессора из числа выдавших сигналы завершения задания.По синхроимпульсу с, триггер 63 20 переводится в единичное состояние (режим приема кода завершенного задания). Единичный сигнал с прямого выхода триггера 63 через элемент ИЛИ 46 поступает на входы элемента 2-2-2 И 2 ИЛИ-НЕ 17 и создает условия для осуществления операции "Запись", поступает на вторые входы элементов И 7 и создает условия для прохождения кода завершенного задания с адресных вхо дов 14 устройства на блок 6 памяти, поступает на управляющие входы мультиплексоров 60 и 61 и разрешает прохождение на их выходы сигналов с входов Х 1, поступает на вход элемента И 28 и создает условия для прохожде 35 ния синхроимпульса Гз . Одновременно этот же сигнал инициирует выработку формирователем 54 импульсов импульсного сигнала, который поступает на40 вычитающий вход счетчика 80 и производит отметку о выполнении его одного задания, поступает через элемент ИЛИ 48 на вычитающий вход счетчика 78 и произволит учет количества заданий1 45 находящихся на выполнении в системе, поступает через элемент ИЛИ 43 на вход сброса счетчика 82 и завершает .контроль длительности выполнения заданий, а также сигнал через элемент50 ИЛИ 47 поступает на управляющий вход дешифратора 84 Последний на выходе, соответствующем выбранному процессору, формирует импульсный сигнал, который поступает на соответствующий вход по 55 разрядного сброса регистра 4 и производит отметку об освобождении процессора, а также поступает на соответствующий выход 92 группы сигнальньж выходов устройства в виде команды выбранному процессоруВыдать кодзавершения задания", В ответ на этукоманду выбранный процессор выставляет на адресные входы 14 устройствакод завершенного задания.По синхроимпульсу Й , поступающему на входы элементов И 7, происходитвыдача на адресный входы блока 6 памяти кода решенной задачи, в результате чего формируются импульсные сигналы на тех выходах блока 6 памяти,которые соответствуют задачам, непосредственно информационно связаннымс решенной задачей, и происходит изменение на единицу кодов степени захода этих задач (при этом могут сформироваться запросы на решения некоторых из этих задач, если станут нулевыми их коды степени захода).По синхроимпульсу 8, дешифратор84 формирует второй сигнал на соответствующий выход 92 группы, по кото".рому выбранный процессор сйимает сигнал завершения задания и код завершенного задания с входов 90 и 14 устройства,По синхроимпульсуосуществляетсясброс триггера 63 (выход из режимаприема кода завершенного задания) иобновление в регистре 76 информациио процессорах, завершивших выполнение заданий. Следующий режим работыустройства определяется наличием готовьж к выполнению заданийи наличиемпроцессоров, завершивших выполнениезаданий, причем приоритет принадлежитрежиму выдачи заданий на выполнение.На фиг. 4 приведены временные диа-граммы, иллюстрирующие процесс приемакода (и)-го завершенного заданияот ь-го процессора и запуск и-го задания на 5-м процессоре.Работа устройства продолжается дотех пор, пока не будет решена последняя задача, соответствующая конечнойвершине графа, после чего на сигналь"ном выходе счетчика 80 устанавливается нулевой сигнал, который проходитчерез элемент И 32 на информационныйвход триггера 62, а также поступаетна сигнальный выход 19 устройства исвидетельствует об окончании решенияпакета задач. Очередной тактовый импульс Г, поступает на синхровходтриггера 62 и переводит его в нулевоесостояние (состояние останова устройства). Нулевой сигнап с прямого выхо .да триггера 62 поступает на вторыевходы элементов И 8-11 и запрещаетпоступление синхроимпульсов на устройство.Рассмотрим режим поиска зависшегозадания, в который устройство переходит при нарушении длительности временного интервала, отведенного для выполнения самого длинного задания изпакета и контролируемого счетчика 82.При наличии зависаний задач в сисФ,теме счетчик 78 имеет ненулевое значение, в результате чего формируетсяединичный сигнал нн выходе элементаИЛИ 49, разрешающий прохождение тактовых сигналов на счетный вход счетчика 82, Нарушение временного интервала (отсутствие сигнала сброса поокончании очередного задания) ведетк формированию нулевого сигнала переноса на сигнальном выходе счетчика82, который поступает на информационный вход триггера 65. Очередной так-товый импульс 7; поступает на синхровход триггера 65 и переводит его внулевое состояние (режим обработкиситуации зависания задания)Нулевойсигнал с прямого выхода триггера 65поступает на вход элемента И 26 и эапрешает прохождение синхроимпульсовна синхровход триггера 64, поступает на вход элемента И 24 и запрещает опрос по синхроимпульсамлиний готовности процессоров. Единичныйсигнал с инверсного выхода триггера65 поступает на вход элемента И 25 иразрешает формирование счетной сериина счетчик 79, поступает на вход элемента И 27 и разрешает работу регистра 73, поступает на вход элемента И29 и разрешает выдачу сигналов с выхода схемы 72 сравнения, поступаетна вход элемента 2-2-2 ИИЛИ-НЕ 17 исоздает режим "Запись, чтение", дляблока 21 памяти. Этот же единичныйсигнал инициирует выдачу формирователем 55 импульсов импульсного сигнала,который поступает через элемент ИЛИ43 на вход сброса счетчика 82 и очищает его (на выходе переноса появляется единичный сигнал), поступаетчерез элемент ИЛИ 48 на вычитающийвход счетчика 78 и декрементирует егосодержимое (если зависло не одно за дание, то сигналы с входа 52 продолжают поступать на устройство); поступает через элемент ИЛИ 42 на входсброса счетчика 79 и очищает его (ус" 1441399 8танавливается адрес нулевой ячейки,соответствующей нулевому процессору),поступает через элемент ИЛИ 40 навход сброса регистра 76 и очищаетего (устраняются условия для переходаустройства в режим приема кода завершенного задания до завершения всехдействий по перезапуску задания), 10,поступает на счетный вход счетчика 83и инициирует регистрацию количестваповторных запусков на процессор, незавершивший выполнение задания. Нулевой сигнал, поступающий на управляю 15 щий вход мультиплексора 61, разрешает прохождение на его выход сигналовс входа Х 2. Таким образом, на адресный вход блока 21 памяти поступаетсодержимое счетчика 78, который фор 2 п мирует последовательные адреса ячеекблока 21 памяти по синхроимпульсамПо следующим синхроимпульсамв регистре 73 осуществляется переза Б поминание содержимого ячеек блока 21памяти. В ячейке памяти, соответствующей процессору, не завершившему задание, будет записан номер этого задания, а в остальных ячейках - нуле вой код. При обнаружении ячейки сненулевым содержанием на выходе схемы72 сравнения формируется единичныйсигнал, который поступает через элемент ИЛИ 45 на управляющий вход иульЗб типлексора 60 и разрешает прохождение на его выход сигналов с входаХ 1 поступает на вход элемента И 29 исоздает условия для прохождения синхроимпульса Г, поступает на вход 40 элемента 2-2-2 ИИЛИ-НЕ 17 и создаетусловия для осуществления по синхроимпульсуоперации "Запись". Такимобразом, на информационный вход блока21 памяти подается нулевой код.4 б По синхроимпульсу с на выходе элемента И 29 формируется импульсный сиг",нал, который поступает через элементИЛИ 51 на синхровход триггера 65 иустанавливает его в единичное состоябб ние(выход из режима обработки ситуации зависания), поступает через открытый единичным сигналом с выходасчетчика 83 элемент И 34 яа синхровход регистра 77 и заносит в него ноб мер найденного процессора, не завершившего выполнение задачи, поступаетна управляющий вход дешифратора 85и формирует на его выходе сигнал перезапуска найденного зависшего эада399 10ментов И 69 группы маскируют обращение к отключенным процессорам, а также поступают на группу выходов 94 устройства и инициируют в унитарном коде номера неисправных процессоров.Глубина счета счетчика 81 определяется максимальным числом неисправных процессоров, при котором производительность системы не менее требуемой. При большем числе неисправных процессоров на выходе переноса счетчика 81 формируется нулевой сигнал, который через элемент И 32 поступает на информационный вход триггера 62, а также на сигнальный выход 20 устройства и свидетельствует об аварии системы. Очередной синхроимпульс , поступает на синхровход триггера 62 и переводит его в нулевое состояние (состояние останова устройства). Нулевой сигнал с прямого выхода триггера 62 поступает на вторые входы элементов И 8-11 и запрещает прохождениена устройство синхроимпульсов с - Г,Если с отключением сбойного процессора производительность системы нестала ниже требуемой, то производится перезапуск зависшего задания наодин из свободных процессоров Единичный сигнал с выхода элемента ИЛИ-НЕ53 разрешает прохождение единичногосигнала с выхода элемента И 22 (сфор- .мированного по синхроимпульсу с;, )через элемент И 35 на сиихровход счетчика 79, а также разрешает работу дешифратора 87. Таким образом, произво-дится перезапуск задания на приоритетном процессоре из числа свободных.Выдача номера задания осуществляетсяаналогично описанному.На фиг. 5 и 6 приведены временные диаграммы, описывающие процесс перезапуска и-го задания зависшего на вто. ром процессоре на К-м такте.На фиг. 7 и 8 приведены временные диаграммы, описывающие отключениявтороГо процессора и перезапуск и-гозадания на первый процессор. Решениео неисправности второго процессора принимается на К-м такте. 9 1441 ния (сигнал сброса соответствующего счетчика 2 группы), По этому же синхроимпульсу Г ячейка блока 2 1 памяти, соответствующая зависшему процессору, обнуляется, Нулевой сигнал с выходаФ элемента. ИЛИ-НЕ 52 запрещает работу дешифратора 87 и счетчика 79, в результате чего для выполнения задания выбирается именно тот процессор, на 10 котором произошло зависание задания. Единичный сигнал с прямого выхода триггера 65 разрешает опрос линий готовности процессоров. Обнуление счетчика 2 группы, соответствующего зависшему заданию, приводит к появлению единичного сигнала на выходе элемента ИЛИ 12, в результате чего создают- ся предпосылки для перехода устройства в режим выдачи номера, готово го к выполнению задания. Запуск задания производится аналогично описанному.В случае, если повторный запуск задания на ранее зависший процессор 25 (количество перезапусков определяется глубиной счета счетчика 83) не привел к нормальному завершению задания, выполняется следующая последовательность действий. Аналогично описанному 30 производится поиск зависшего задания и номер процессора, обнуляется соответствующая, ячейка памяти блока 21, осуществляется выход из режима обработки ситуации зависания (перевод35 триггера 65 в единичное состояние), но в отличии от описанной ситуации нулевой сигнал переполнения с выхода счетчика 83 запрещает прохождение импульсного сигнала с выхода элемента 40 И 29 на синхровход регистра 77 и разрешает его прохождение через элемент И 33. Импульсный сигнал с выхода элемента И 33 поступает на счетный вход счетчика 81, регистрирующего количе-" 45 ство неработоспособных процессоров системы, и инкрементирует его. Этот же сигнал поступает на управляющий вход дешифратора 86 и формирует на его выходе (соответствующем сбойному50 процессору) импульсный сигнал, который поступает на одноименный сигналь. ный выход 93 группы и отключает процессор, а также поступает на одноименный вход поразрядного установа ре 55 гистра 75 и делает отметку об исключении процессора из конфигурации системы. Сигналы с инверсных рыходов разрядов регистра 75 с помощью элеФормула и з о б р е т е н и я Устройство для распределения заданий процессорам, содержащее группу счетчиков, блок памяти, группу элементов ИЛИ, две группы элементов ИЛИНЕ, четыре элемента И, элемент ИЛИ,1441 399 12И третьей группы и с первым входом первого шифратора, выход каждого -го элемента И второй группы (=1, и) соединен с первым входом (+1)-го элемента И третьей группы, а также с0+1)-м входом первого шифратора, выход первого шифратора является адресным выходом устройства и соединен с первым информационным входом первого мультиплексора, второй информационный вход которого соединен с шиной логического нуля устройства, каждый вход группы синхровходов устройства соединен с первым входом первого - четвертого элементов И соответственно, выход первого элемента ИЛИ соединен с первыми входами пятого и шестого элементов И, вход пуска устройства соединен с единичным входом первого триггера, прямой выход которого соединен с вторыми входами элементов И с первого по четвертый, выход первого элемента И соединен с вторым входом элемента И, с первым входом седь. мого элемента И, а также с первыми входами второго и третьего элементов ИЛИ, выход второго элемента И соединен с вторым входом шестого эле. мента И, с первыми входами восьмого и девятого элементов И, а также с синхровходами первого и второго триггеров, выход третьего элемента И соединен с первым входом десятого элемента И, с первым входом элемента 2-2-2 ИИПИ-НЕ, а также с вторыми . входами элементов И первой группы, выход четвертого элемента И соединен ,с первыми входами одиннадцатого и двенадцатого элементов И, с вторым входом элемента 2-2-2 ИИЛИ-НЕ, а также с первым входом четвертого элемента ИЛИ, выход пятого элемента И соединен с первыми входами элементов И четвертой группы, с первым входом тринадцатого элемента И, а также со счетным входом первого счетчика, выход шестого элемента И соединен с первыми входами элементов И пятой группы, информационный вход третьего триггера соединен с шиной логической единицы устройства, выход первогО мультиплексора соединен с информационным входом второго блока памяти,1 выход которого соединен с информационным входом первого регистра, вход сброса устройства соединен с нулевым входом первого триггера, с первыми входами элементов ИЛИ первой группы,причем кажцый вход группы адресныхвходов устройства соединен с первымвходом одноименного элемента И первойгруппы, выход которого соединен с одноименным адресным входом блока памяти, группа кодовых входов устройствасоединена с информационными входами исинхровходами одноименных счетчиковгруппы, выходы которых соединены с 1 Овходами одноименных элементов ИЛИ-НЕпервой группы, вЫход М-го элементаИЛИ-НЕ первой группы (М 2,И, В -числокодовых входов устройства) соединенс первым входом М-ко элемента И второй группы и с (М)-м входом элемента ИЛИ, выход каждого элемента ИЛИ-НЕпервой группы с первого по К-й (гдеК - целая часть числа 0,5 п) соединенс соответствующим входом одноименного 2 Ои последующих элементов ИЛИ-НЕ второйгруппы до К-го включительно, выходкаждого элемента ИЛИ-НЕ первой группыс (К+1)-го по (и)-й соединен с соответствующим входом одноименного и 25последующих элементов ИЛИ-НЕ второйгруппы до (п)-го.включительно, выход каждого элемента ИЛИ-НЕ второйгруппы соединен с вторым входом одноименного элемента И второй группы, Зоо т л и ч а ю щ е е с я тем,что, е .целью расширения области за счет перезапуска невыполненных заданий иперезапуска их на один из свободныхпроцессоров ист, оно дополнительно содержит второй блок памяти, группы элементов И с первой по пятую,вторую группу элементов ИЛИ, элементы И с пятого по восемнадцатый, эле,менты ИЛИ с второго по семнадцатый, 4 Оэлемент ИЛИ-НЕ, схему сравнения,триггеры с первого по четвертый, регистры с первого по пятый, счетчикис первого по шестой, первый и второймультиплексоры, шифраторы с первогопо пятый, дешифраторы с первого попятый, элемент задержки, элемент2-2-2 ИИПИ-НЕ, формирователи импульсов с первого по третий, причем каждый выход первого блока памяти соеди- БОнен с вычитающим входом одноименногосчетчика группы, выход каждого элемента ИЛИ-НЕ первой группы с первогопо К-й соединен с соответсвующимвходом (К+1)-го и последующих элементов ИЛИ-НЕ второй группы до (п)-гоэлемента включительновыход первооэлемента ИЛИ-НЕ первой группы соединен с первым входом первого элемента399 3 1441 с входами сброса первого, третьего и четвертого счетчиков, второго и третьего регистров, с единичным входом четвертого триггера а также с втоЭ 5 рыми входами элементов ИЛИ с второго по четвертый и первыми входами элементов ИЛИ с пятого по девятый, группа сигнальных входов устройства соединена с информационным входом чет вертого регистра, выход которого соединен с входом второго шифратора, выходы которого соединены с входами десятого элемента ИЛИ, с информационными входами первого дешифратора, а также 15 с первым информационным входом второго мультиплексора, выход второго эле-, мента ИЛИ соединен с входом сброса первого регистра, выход которого соединен а информационным входом второ го дешифратора, а также с первым вхо-, дом схемы сравнения, второй вход которой соединен с шиной логического нуля устройства, выход третьего элемента ИЛИ соединен с нулевым входом второго триггера, прямой выход которого соединен с вторым входом одиннадцатого элемента И, с третьими входами элементов И первой группы сЭ первыми входами одиннадцатого и две надцатого элементов ИЛИ, с управляю щим входом второго мультиплексора, а также через. первый формирователь импульсов с первыми входами тринадцатого и четырнадцатого элементов ИЛИ35 гфс вторыми входами седьмого и девято го элементов ИЛИ, с вычитающимвходом третьего счетчика, выход "Неравно" схемы сравнения соединен с вторым входом двенадцатого элемента И, с 40 третьим входом элемента 2-2-2 ИИЛИНЕ, с вторым входом одиннадцатого элемента ИЛИ, выход пятого элемента ИЛИ соединен с входом сброса пятого 1 регистра, выходы первого счетчика 45 соединены с входами пятнадцатого элемента ИЛИтактовый вход устройства соединей с первым входом четырнадцатого элемента И, выход которого сое-. динен со счетным входом пятого счет чика, выход переноса пятого счеТчика соединен с информационным, входом четвертого триггера, прямой выход которого соединен с вторыми входами седьмого и девятого элементов И, инверсный выход четвертого триггера соединен с вторыми входами восьмого и деся" того элементов И, с третьим входом двенадцатого элемента И, с четвертым входом элемента 2-2-2 ИИЛИ-НЙ, а также второй формирователь импульсов с вторыми входами шестого, восьмого и четырнадцатого элементов ИЛИ, со счетным входом шестого счетчика, с третьим входом девятого элемента ИЛИ, выходы первого дешифратора являются первой группой сигнальных выходов устройства и соединены с одноименными входами поразрядного сброса второго регистра, инверсные выходы которого соединены с первыми входами одноименных элементов И шестой группы, выходы второго дешифратора соединены с вторыми входами одноименных элементов ИЛИ первой группы, выходы которых соединены с входами сброса одноименных счетчиков группы, выход шестого элемента ИЛИ соединены с: входом сброса четвертого регистра, выход седьмого элемента ИЛИ соединен с входом сброса шестого счетчика, выход восьмого элемента ИЛИ соединен с входом сброса второго счетчика, выход вто-рого счетчика соединен,с информационными входами пятого регистра и третьего дешифратора, а также с вторым информационным входом второго мультиплексора, выход которого соединен с адресным входом второго блока памяти, выходы третьего дешифратора являются второй группой сигнальных выходов устройства и соединены с одноименными входами поразрядной установки третьего регистра, инверсные выходы которого являются третьей группой сигнальных выходов устройства и соединены с вторыми входами одноименных элементов И шестой группы, выходы элементов И шестой группы соединены с одноименными входами тре-. тьего шифратора, выходы которых соединкины с одновременными информационными входами четвертого дешифратора и шестнадцатого элемента ИЛИ, а также с информационным входом второго счетчика, выход седьмого элемента И соединен" с синхровходом четвертого. регистра, выход восьмого элемента И соединен со счетным входом второго счетчика, выход девятого элемента И соединен с первым входом семнадцатого элемента ИНИ, выход десятого элемента И соединен с синхровходом первого регистра, выход одиннадцатого элемента И соединен с вторым входом тринад", цатого элемента ИЛИ, выход девятого элемента ИЛИ соединен с входом сбро144139 Г са пятого счетчика, выход десятогоэлемента ИЛИ соединен с первым входомпятнадцатого элемента И, выход одиннадцатого элемента ИЛИ соединен с управляющим входом первого мультиплексора, прямой выход третьего триггерасоединен с вторым входом двенадцатогоэлемента ИЛИ, инверсный выход третьего триггера соединен с вторым входом 10пятнадцатого элемента И, а также через третий формирователь импульсов свторыми входами элементов И третьейгруппы, с первыми входами элементовИ седьмой группы и через элемент 15задержки с вторым входом пятого элемента ИЛИ, выход двенадцатого элемента ИЛИ соединен с пятым и шестым входами элемента 2-2-2 ИИЛИ-НЕ, первыйи второй выходы которого соединены с 20управляющими входами второго блокапамяти, выход тринадцатого элементаИЛИ соединен со стробирующим входомпервого дешифратора, выход четырнадцатого элемента ИЛИ соединен с вычи 25тающим входом первого счетчика, выходпятнадцатого элемента ИЛИ соединен свторым входом четырнадцатого элемента И, выход шестнадцатого элементаИЛИ соединен с третьими входами пятого и шестого элементов И, информационный вход устройства соединен синформационным и синхровходом третьего счетчика, выход переноса которого является первым сигнальным выходом устройства и соединен с первымвходом шестнадцатого элемента И, выход переноса четвертого счетчика является вторым сигнальным выходом устройства и соединен с вторым входом ф 0шестнадцатого элемента И, выход переноса шестого счетчика соединен спервыми входами семнадцатого и восем 9 бнадцатого элементов И, выход двенадцатого элемента И соединен со стробирующим входом второго дешифратора, с вторыми входами семнадцатого и восемнадцатого элементов И, а также с вторым входом семнадцатого элемента ИЛИ, выход которого соединен с синхровходом четвертого триггера, выход тринадцатого элемента И соединен с синхровходом второго счетчика, выход пятнадцатого элемента И соединен с информационным входом второго триггера, в ыход шестнадцатого элемента И соединен с информационным входом первого триггера, выход семнадцатого элемента И соединен со стробирующим входом третьего дешифратора, а также со счетным входом четвертого счетчика, выход восемнадцатого элемента И соединен с синхровходом пятого регистра, выходы которого соединены сспи-НЕ одноименными входами элемента ЮП 4- и пятого дешифратора, выход элемента ИЛИ-НЕ соединен с вторым входом тринадцатого элемента И, а также со стробирующим входом четвертого дешифр атора, выходы которого соединены с первыми входами одноименных элементов ИЛИ второй группы, выходы пятого дешифратора соединены с вторыми входами одноименных элементов ИЛИ второй группы, выходы которых соединены с вторыми входами соответствующих элементов И четвертой, пятой и седьмой групп, группы выходов которых являются с четвертой по шестую группами сигнальных выходов устройстваИ соответственно, выходы элементов седьмой группы соединены с соответствующими входами поразрядной установки второго регистра.