Устройство для тестового контроля процессора

.Рець видетельство СССР 06 Г 11/ОО, 1978. идетельство СССР 06 Г 11/00, 1977. СТОВОГО КОНТРОГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ОПИСАНИЕ ИЗОБР К А ВТОРСКОМУ СВИДЕТЕЛЬСТВ(54) УСТРОЙСТВО ДЛЯ ТЕ ЛЯ ПРОЦЕССОРА (57) Изобретение относится к вычислительной технике и может быть использовано для тестового контроля исправности процессоров цифровых ЭВМ, имеющих встроенные средства аппаратного контроля, Цель изобретения - повышение надежности контроля. Устройство для тестового контроля процессора содержит первую группу 1 элементов И и К регистров 2 передачи данных, Ксхем 3 сравнения, Кэлементов И 4,бб або/б 7 элемент ИЛИ 5, вторую 6, третью 7, четвертую 8 и пятую 9 группы элементов И, блок 18 элементов задержки, элемент НЕ 10, элемент И-НЕ 11, первую 13, вторую 12 и третью 14 группы элементов ИЛИ, блок 15 управления режимами, блок 16 распределения команд, буферный регистр 17. Устройство в процессе рабочего функционирования ЭВМ позволяет запоминать необходимую информацию, а во время технического обслуживания на ее основе адекватно воссоздавать ситуации, в которых неисправности (сбои и отказы) процессора проявились в виде ошибок, обнаруженных аппаратным контролем. Устрой- Я ство может использоваться для классифнкацнн неисправностей (спой н от" Щ каз), для повторения ошибочных ситуаций необходимое при локализации отказа инженерными методами число раз и для проверки качества восстановлений ния (ремонта) процессора. 2 з,п, ф-лы. 4 ил. 1 табл. пэмз рЮНомер выхода дешифратора5 б Форматкоманды Действия Выдача номера регистра первого операнда (Р 1) и значения первого операнда(ОПУ)Запись в местную память (ИП), сброссумматораВыдача номера регистра второго операнда (Р 2) и значения второго операнда(АКом) на. вход сумматораВыдача слова состояния программы (ССП),выдача сигнала "Прибавить" на сумматорЗапись ССП в ОП и МП 17 14084 того элементов И, выход четвертого элемента НЕ соединен с входом элемента задержки, с вторым входом шестого элемента И, с первым входом десятого элемента И и является третьим разря 5 дом выхода задания режима блока, первый и второй входы четвертого элемента ИЛИ соединенш с выходами соответственно шестого и девятого элементов И, выход четвертого элемента ИЛИ соединен с счетным входом первого счетчика, вторыми входами восьмого и десятого элементов И и является выходом сдвига блока, выход первого элемента И соединен с входом установки в "О" первого счетчика, выходы восьмого и девятого элементов И являются соответственно выходом записи и тактовым выходом блока, третьи входы шестого и восьмого элементов И и второй вход девятого элемента И являются входами соответственно готовности, признака окончания команды и тактовым входом блока. 263. Ус гройство по п. 1, о т л и ч аю щ е е с я тем, что, блок распределения команд содержит первый и второй дешифраторы, первый и второй элеменшы ИЛИ, с первого по четвертый эле- ЗО менты И, первую и вторую группы элементов И, элемент НЕ, сумматор, группу элементов задержки и счетчик, вход разрешения которого является входом записи блока выходы счетчика соедиФЗБ иены с входами первого дешифратора, выходы которого соединены с входами 38 18первого элемента ИЛИ н с входами элементов ИЛИ первой группы, выходы которых через элементы задержки группысоединены с первыми входами элемен"тов И первой группы, выходы которыхсоединены с входами элементов ИЛИвторой, третьей, четвертой и пятойгрупп, выход первого элемента ИЛИ соединен с первым входом первого элемента И, через элемент НЕ - с первымвходом второго элемента И и являетсятактовым выходом блока, выходы элементов И первой группы, выходы третьего и четвертого элементов И, выходы сумматора и выходы элементов ИЛИпервой, третьей, четвертой и пятойгрупп образуют выход данных блока,выходы элементов ИЛИ второй группысоединены с входами сумматора, входывторого элемента ИЛИ, входы второгодешифратора, входы третьего и четвертого элементов И и вторые входы элементов И первой группы образуют входданных, блока, выходы второго дешифратора соединены с первыми входами элементов И второй группы, выходы которых образуют информационный входсчетчика, выход второго элемента ИЛИсоединен с вторыми входами элементовИ второй группы и с вторым входомпервого элемента И, второй вход второго элемента И является синхровходомблока, выход второго элемента И соединен со счетным входом счетчика, вы"ход первого элемента И является раз-.решающим выходдм блока.20 1408438 Продолжение таблицы РХ ВыдачаР 1, ОП 1, КК, АКом и сброс сумматораСигнал "Прибавить" на сумматор, записьв МПЗапись в ОП 10 Сброс сумматора, выдача на его входысмещения (СМ 2)Сигнал "Прибавить" на сумматор, выдачабазы (В 2) на вход сумматораСигнал "Прибавить" на сумматор и выдача индекса (Х 2) на вход сумматораВыдача ОП 2 и ССП, сигнал прибавить насумматорЗапись в ОП и ССП 12 14 15 Выдача РЗ и ОПЗ, КК и АКом, сброс сумматораСигнал "Прибавить" на сумматор, записьв МПЗапись в ОП 16 19 Сброс сумматора, выдача СМ 2 на входсумматора, выдача Р 1 и ОП 1Сигнал "Прибавить" на сумматор, записьв МП и выдача Р 2 на вход сумматораСигнал "Прибавить" на сумматор и выдачаССП и ОП 2Запись в ОП и ССП 20 21 22 32 33 34 35 36 38 39 40 41 42 0 1Действия отсутствуют то же Недопустимыйкодоперации Выдача КК и АКом, сброс сумматора Сигнал "Прибавить" на сумматор Запись в ОПСброс сумматора, выдача СМ 1 на вход сумматораСигнал "Прибавить" на сумматор и выдача В 1Сигнал "Прибавить" на сумматор, выдача ОП 1 и ССПЗапись в ОП и ССПСброс .сумматора и выдача СИ 2 на его входыСигнал "Прибавить" на сумматор и вь 1 дача В 2Сигнал "Прибавить" на сумматор и выцача ОП 2Запись в ОПКорректор А.Тяско дактор В.Даик ехред А.Кравчу каз 3353 Тиралс 704 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 13035, Москва, Ж"35, Раушская наб., д, 4/Изобретение относится к вычислительной технике и может быть использовано для тестового контроля исправности процессоров цифровых ЭВМ, имеющих встроенные средства аппаратного контроля правильности их функционирования.Целью изобретения является повыше ние достоверности контроля. 10На фиг,1 приведены структурная схема устройства для тестового контроля процессора на фиг,2 - структурная схема блока управления режимами; на фиг,З - структурная схема блока 15 распределения команд, на фиг.4 - структура информации о командах различных форматов, записываемых в буферный регистр.Устройство для тестового контроля 20 процессора (фиг,1) содержит первую группу 1 элементов И, К регистров 2 передачи данных, Ксхем 3 сравне. ния, Кэлементов И 4, элемент ИЛИ 5, вторую 6, третью 7, четвертую 8 25 и пятую 9 группы элементов И, элемент НЕ 10, х элемент И-НЕ 11, вторую 12, первую 13 и третью 14 группы элементов ИЛИ, блок 15 управления режимами, блок 16. распределения команд,буферный регистр 17, блок 18 элементов задержки, вход 19 устройства для подключения к выходной информационной шине контролируемого процессора, вход 20 тестовой информации устройства35 вход 21 задания количества повторов таста устройства, вход 22 устройства для подключения к выходу конца команды контролируемого процессора, вход23 устройства для переключения к вы 40 ходу операций контролируемого процес" сора, вход 24 устройства для подключения к выходу синхронизации контролируемого процессора, вход 25 задания режима устройства, вход 26 пуска устройства, вход 27 устройства для подключения к выходу сигнала аппаратного контроля контролируемого процессора, вход 28 готовности устройства, информационный выход 29 устройства, выход30 устройства для подключения к вход 50 ной информационной шине контролируемого процесса, выход 31 блокировки и тактовый выход 32 устройства, выход 33 устройства для подключения к входу разрешения контролируемого процессора.Блок 15 управления режимами (Фиг.2) содержит первый 34 и второй 35 счетчики, первый Зб, второй 37, третий 38 и четвертый 39 элементы ИЛИ, первый 40, второй 41, третий 42, четвертый 43, пятый 44, шестой 45, седьмой 46, восьмой 47, девятый 48 и десятый 49 элементы И, первый 50, второй 51, третий 52 и четвертый 53 элементы НЕ, элемент 54 задержки и регистр 55,Блок 16 распределения команд (фиг.З) содержит первый 56 и второй 57 дешифраторы, первый 58 и второй 59 элементы ИЛИ, первый 60, второй 61, третий 62 и четвертый 63 элементы И, первую 64 и вторую 65 группы элементов И, элемент НЕ 66, сумматор 67, первую 68, вторую 69, третью 70 четвертую 71 и пятую 72 группы элементов ИЛИ, группу элементов 73 задержки и счетчик 74.Устройство работает в одном из двух режимов: в режиме накопления тестов с выдачей накопительной инФормации на внешнее запоминающее устройство (ВЗУ) по сигналу ошибки от средств аппаратного контроля (АК) процессора и в режиме приема информации с ВЗУ и запуска тестов.Режим накопления и выдачи тестов устанавливается путем подачи нулевого сигнала на вход 25 устройства (Фиг.1). Запуск устройства осуществляется подачей едкничиого импульса на вход 26 устройства. Этот импульс через вход запуска блока 15 управления режимами (фиг.2),.поступает на вход сброса в ноль счетчика 35 и одновременно через элемент И 40 на вход сброса в ноль счетчика 34, устанавливая их в нулевые состояния. Нулевой сигнал с входа 25 устройства через вход задания режима блока 15 управления режимами запрещает прохож" дение единичных сигналов через элементы И 41 и 42 и поступает на вход элемента НЕ 51, единичный сигнал с выхода которого разрешает прохождение импульса запуска через элемент И 40. Так как счетчик 34 устанавллвается в нулевое состояние, то на выходе элемента ИЛИ 37 устанавливается нулевое значение сигнала.Этот сигнал, ссответствующий этапу накопления информации тестового набора, через выход режима блока 15 управления режимами поступает на вход элементов И группы 1 (фиг.1), запрещая прохождение через них сигналов на входы элементов ИЛИ группы 14, и314084 поступает на вход элемента НГ 1 О, единичный сигнал с выхода которого разрешает прохождение сигналов через элементы И групп 6 и 9, Нулевой сиг 5 нал входа 25 устройства через вход задания режима и выход режима блока 15 управления режима поступает на вход элементов И группы 7, запрещая поступление информации с информацион ного входа 20 устройства на входы элементов ИЛИ группы 14. Таким образом, на этапе накопления тестовых наборов в первом режиме работы устрой. ства информация в регистр 17 поступа ет через элементы. ИЛИ группы 13, элементы И группы 6, элементы ИЛИ группы . 14 и элементы И группы 8 информационного входа 19 устройства, подключенного к входам регистров процессора, 20 в которые принимается информация (команды, адреса, операнда) по соответствующим микрооперациям. Сигналы данных микроопераций процессора поступают через вход 23 устройства и через 26 элементы ИЛИ группы 12 на входы элементов И группы 8, разрешения прием информации в соответствующие группы разрядов регистра 17 (параллельно с приемом этой же информации на.соот- Зо ветствущцие регистры процессора, осуществляемым теми же микрооперациями).Подключение входов 18 и 23 устройства к регистрам процессора и выходам микрооперцций блока микропрограммного управления процессора соответственно и соединение выходов элементов ИЛИ группы 12 и 13 с входами элементов И групп 8 и 6 соответственно осуществляются таким образом, чтобы в регис тре 17 информация о выполняемых процессором командах различного формата запоминалась в таком виде, как это показано на фиг.4 (рассмотрение осуществляется применительно к процессо Б ру с системой команды ЕС ЭВМ). В зависимости от формата (КК, КХ, КЗ или 88) команд и использования в них регистров различного типа (РОН - регистров общего назначения, РПЗ - регистров с плавающей запятой) в одних и тех же группах разрядов регистра 17 может запоминаться различная информация. На фиг.4 использованы следующие обозначения: ССП - слово состояния программы, КК - код команды,Бб ОП 1, ОП 2 - первый и второй операнды; В - значение базового адреса операнда, Х - значение индекса. Накопленная в процессе выполнения команды информация из регистра 17 по сигналу окончания выполнения команды, поступающему иэ процессора на вход 22 устройства и проходящему через элемент ИЛИ 5 на вход разрешения приема информации первого регистра 2 передачи данных, передается в этот регистр. Одновременно этот сигнал поступает на вход первого элемента И 4.Если код операции в коде команды на регистре 17, поступающий через элементы задержки блока 18 и через элементы И группы 9 на первые входы схем 3 сравнения, не равен коду операции в коде команды на первом регистре 2 передачи данных, поступающему на второй вход первой схемы 3 сравнения, то на выходе этой схемы появляется единичный сигнал несравнения кодов операции, который разрешает прохождение единичного сигнала на выход первого элемента И 4, откуда он поступает на вход разрешения приема информации второго регистра 2 передачи данных, по которому в него записывается предыдущее значение информации первого регистра 2 передачи данных. Если код операции в коде команды на втором регистре 2 передачи данных не равен коду операции в коде команды на регистре 17, то на выходе второй схемы 3 сравнения удерживается единичный потенциал, разрешающий дальнейшее распространение единичного сигнала через элементы И 4 до тех пор, пока оно не будет прекращено нулевым сигналом сравнения кодов операции с выхода одной из схем сравнения.Регистры 2 передачи данных реализованы на двухступенчатых триггерах, прием значений в которые осуществляется по переднему фронту синхроимпульса, а перепись этих значений во вторую ступень и появление их на выходах триггеров - по заднему фронту синхроимпульса. Элементы задержки блока 18 необходимы для того, чтобы код операции, выполненной процессором команды, удерживался на входах схем 3 сравнения до завершения процесса распространения единичного импульса через все элементы И 4. Таким образом, регистры 2 передачи данных в совокупности со схемами 3 сравнения и элементами И 4 образуют регистровый стек, в котором по сигналу сдвига осуществляется последовательная пере50 55 5 14084дача информации от предыдущего регистра к последующему, но только до тогорегистра 2 передачи данных, в которомхранится информация о команде с ко 5дом операции, совпадающим с кодомоперации в регистре 17. Такой стек,содержащий К регистров 2 передачи данданных, где К - количество различныхкодов операций в системе команд процессора, позволяет запоминать но одному экземпляру (последней реализации) команды каждого типа,(каждогокода операции с упорядочением их повремени выполнения процессором), самая ранняя команда находится в К-м,последняя выполненная процессором команда - в первом регистре 2 передачиданных,Устройство, работая в первом режиме, постоянно обновляет информацию врегистрах 2 передачи данных до обнаружения ошибки средствами АК процессора и поступления соответствующегоединичного сигнала на вход 27 устройства. Этот сигнал через вход ошибкиблока 15 управления режимами (фиг,2)и через элемент И 43, открытый еди"ничным сигналом с выхода элементаНЕ 51, и элемент ИЛИ Зб поступает навход начальной установки первогосчетчика 34, устанавливая на нем значение К (переход к этапу выдачи теста на ВЗУ в первом режиме работы устройства). При этом на выходе элемен 35та ИЛИ 37 появляется единичный сигнал, который через элемент И 44 и выход блокировки блока 15 управлениярежимами поступает на вход 31 устройства, указывая режим записи информации для ВЗУ и блокируя работу процессора до окончания выдачи информациина ВЗУ.Единичный сигнал с выхода элемента ИЛИ 37 через выход режима блока 15управления режимами поступает на входэлемента НЕ 10 и третьи входы элементов И групйы 1. Нулевой сигнал с выхода элемента НЕ 10 запрещает прохождение информации через элементы И.групп б и 9. Нулевой сигнал с входарежима и единичный сигнал с выходаэлемента НЕ 53 блока 15 управлениярежимами через выход режима этогоблока поступают на входы элементаИ-НЕ 11. Единичный сигнал с выходаэлемента И-НЕ 11 поступает на входыэлементов И группы 1, вследствие чегона входы элементов И группы 8 через 38 6элементы ИЛИ группы 14 и элементы И группы 1 поступает информация с выхода К-го регистра 2 передачи данных, что соответствует этапу выдачи и циклической передачи информации в регистрах 2 передачи данных и регистре 17.Единичный сигнал с выхода элемента ИЛИ 37 поступает на вход элемента И 45, на второй вход которого поступает единичный сигнал с выхода элемента НЕ 53. При готовности ВЗУ к работе на вход 28 устройства подается единичный сигнал, который, проходя через вход готовности блока 15 управления режимами и через элементы И 45 и ИЛИ 39, вычитает единицу из значения на счетчике 34 и через элемент И 49 и тактовый выход блока 15 управления режимами поступает на выход 32 устройства. Единичный сигнал на выходе 32 устройства воспринимается ВЗУ как сигнал начала работы (в данном случае записи). ВЗУ записывает информацию, принимаемую с выхода К-го регистра 2 передачи данных через информационный выход 29 устройства. Одновременно единичный сигнал с выхода элемента ИЛИ 39 через выход сдвига блока 15 управления режимами поступает на входы элементов ИЛИ 5 и группы 12. Закончив запись информации, ВЗУ снимает и вновь выставляет единичный сигнал готовнссти на вход 28 устройства, в результате чего осуществляется циклический сдвиг информации в регистрах 2 передачи данных и регистре 17. Затем вновь по сигналу готовности ВЗУ из значения счетчика 34 вычитается единица. и т.д. до установки счетчика в нулевое состояние. Наличие схем 3 сравнения и элементов И 4 не препятствует виклической передаче информации, так как нулевым сигналом с выхода элемента НЕ 10 выходы элементов И группы 9 удерживаются в нулевом состоянии, что соответствует нулевому (отсутствующему в системе команд) току операции.Когда значение счетчика 34 становится равным нулю, на выходе элемента ИЛИ 37 появляется нулевой сигнал, что соответствует переходу вновь к этапу накопления тестов первого режима работы устройства при этом снимается сигнал блокировки работы процессора (выход 31 устройства) и запрещается прохождение единичных сигналов готовности ВЗУ через элемент И 45.38 8 14084Распространение единичного сигнала свыхода элемента НЕ 52 на вход счетчика 35 через элемент И 42 блокируется нулевым сигналом с входа заданиярежима входа 25 устройства. Регистры52 передачи данных и регистр 17 вновьсодержат ту же информацию, что и вмомент обнаружения ошибки средствамиАК процессора. Запрещается прием информации через элементы И группы 1 иразрешается прием информации в регистр 17 через элементы И группы 6.При снятии сигнала АК и пуске процессора запоминание информации в регистровом стеке продолжается до следующего обнаружения ошибки средствамиАК процессора. Затем вновь осуществляется выдача накопленной информациина ВЗУ и т.д. 20В результате работы устройства впервом режиме в память ВЗУ записывается некоторое количество тестовыхнаборов, которые впоследствии могутбыть приняты в ВЗУ, в регистры 2 передачи данных устройства и регистр 17и выполнены во втором режиме работыустройства,Режим приема и запуска тестов.устанавливается путем подачи единичного сигнала на вход 25 устройства.Процессор должен быть переведен в режим покомандной работы и останова посигналу АК. На регистр 55 через вход21 устройства заносится число реали 35заций каждого тестового набора. Запуск устройства осуществляется подачей единичного импульса на вход 26устройства. По этому импульсу счетчик 35 устанавливается в ноль, асчетчик 34 единичным импульсом, про" .ходящим через элементы И 41 и ИЛИ 36,устанавливается в состояние К. Значение ноль на счетчике 35 и отличие отнуля значение на счетчике 34 при вто-ром режиме работы устройства является .признаком этапа приема тестового набора в ВЗУ на регистры 2 передачиданных и регистр 17.чения счетчика 35 единицу, а затем, пройдя через элемент И 46, разрешает прием на счетчик 35 значения с региотра 55. На выходе элемента ИЛИ 38 появляется единичный сигнал, а на выходе элемента НЕ 53 - нулевой, заТак как на выходе элемента НЕ 51 60удерживается нулевое значение сигнала, то на выходе элемента И 44 и,следовательно, на выходе 31 устройства также, удерживается нулевой сигнал, означающий отсутствие блокировки 55работы процессора и режим чтения информации с ВЗУ,Единичный сигнал с выхода элемента ИЛИ 37 через выход режима блока 15 управления режимамй поступает на входэлемента НЕ 10, нулевой сигнал с выхода которого блокирует прохождениесигналов через элементы И групп 6 и9, Единичные сигналы с выхода элемента НЕ 53 н с входа задания режимаблока 15 задания режима через выходрежима этого блока поступают на входы элемента И 7, разрешая прохождение информации с информационного входа 20 на входы элементов ИЛИ группы 14. Эти же сигналы поступают на входы элемента И-НЕ 11, нулевой сигнал на выходе которого блокирует прохождение информации через элементы И группы 1.Единичный сигнал с выхода элемента ИЛИ 37 поступает на вход элемента И 45, разрешая прохождение сигнала готовности ВЗУ с входа 28 устройства через вход готовности блока 15 управления режимами, элементы И 45 и ИЛИ 39. Единичный сигнал с выхода элемента ИЛИ 39 вычитает единицу из содержимого счетчика 34 и проходит через элемент И 49 и тактовый вьжод блока 15 управления режимами на второй управляющий выход 32 устройства, разрешая начать работу ВЗУ. Одновременно сигнал проходит с выхода элемента ИЛИ 39 через выход сдвига блока 15 управления режимами и элементы ИЛИ групп 12 и элемент ИЛИ 5 (фиг.1) на входы элементов И группы 8 и входы разрешения приема в регистры 2 передачи данных, разрешая прием в регистровый стек информации с ВЗУ через информационный вход 20 устройства.Далее устройство работает аналогично этапу выдачи тестового набора на ВЗУ с той лишь разницей, что производится не запись, а чтение информации с ВЗУ и циклическая передача информации в регистрах 2 передачи данных и регистре 17 блокирована.Этап приема завершается, когда на счетчике 34 устанавливается нулевое значение. При этом на выходе элемента ИЛИ 37 появляется нулевой сигнал, закрывающий элемент И 45 и вызывающий появление единичного сигнала на выходе элемента НЕ 52, который, пройдя через элемент И 42, вычитает из эна 914084 прещающий прохождение сигналов через элементы И 45, 46, и 49. Единичный сигнал с выхода элемента И 42, проходя через элемент ИЛИ 36 вновь устаФ5 навливает на счетчике 34 значение К. Ненулевые значения на счетчиках 34 и 35 являются признаком этапа запуска тестов второго режима работы устройства. 10Единичный сигнал с выхода элемента ИЛИ 38 разрешает прохождение сигналов через элементы И 47 и 48, Единичный сигнал с тактового выхода блока 16 распределения команд через так- ц; товый вход блока 15 управления режимами, элемент И 48 и элемент ИЛИ 39 поступает на вычитающий,вход счетчика 34, вычитая из его значения единицу, и через элемент И 47 проходит на выход записи блока 15 управления режимами (элемент И 47 открыт сигналом, поступающим с первого управляющего входа 22 устройства через вход окончания команды блока 15 управле ния режимами). Единичный сигнал с вы" хода записи блока 15 управления режимами через вход записи блока 16 распределения команд поступает на вход разрешения приема информации счетчика 74 (фиг.З). С выхода К-го регистра 2 передачи данных через вход данных блока 16 на элемент ИЛИ 59 поступает код операции, на дешифратор 57 - первые два разряда кода опера 35 ции, определяющие формат команды, на элемент И 62 - нулевой и второй разряды кода операции, на элемент И 63 - разряды 0-6 кода операции, на элемент И 64 - вся информация из К-го регист 40 ра 2 передачи данных. Если код операции отличен от нуля, то на выходе элемента ИЛИ 59 вырабатывается единичный сигнал, разрешающий прохождение информации через элементы И 60 и 65.45Единичный сигнал с соответствующеф го выхода дешифратора 57, проходя че" рез элемент И 65, по еденичному сигналу на входе разрешения приема информации счетчика 74 устранавливает его в определенное состояние: если значения разрядов 0 и 1 кода операции равны 00 (формат ВК), то счетчик 74 устанавливается в состояние "2", если - 01.(формат КХ), то " в состоя 55 ние "8", если " 10 (формат КЯ), то - в состояние "16", если 1 1 (формат 88), то - в состояние "32". Если код опе 38 1 Орации нулевой и элемент И 65 закрыт, то счетчик 74 устанавливается в состояние "О", На выходах элементов И 62 и 63 в зависимости о. кода операции устанавливаются значения ОО, 10 или 01, однозначно определяемые типом используемых в команде регистров: общего назначения, с плавающей запятой, управляющих регистров процессора соответственно.Признаком использования регистров с плавающей запятой является наличие нуля в нулевом и единицы во втором разрядах кода операции. Признаком использования управляющих регистров является значение 1011011 в разрядах 0-6 кода операции. На входы элемента И 62 поступают значения 0-10 разряда кода операции в инвертированном виде (с инверсного выхода соответствующего разряда К-го регистра 2 передачи данных) и второго разряда кода операции в прямом виде. На входы элемента И 63 поступают инвертированные значения первого и четвертого разрядов кода операции и "прямые" значения разрядов О, 2, 3, 5 и 6 кода операции. В соответствии с кодом на счетчике 74 возбуждается определенный выход дешифратора 56. Выходы дешифратора 56 с номерами 1, 6, 15, 22 и 42 соединены с входами элемента ИЛИ 58, поэтому при установке одного из значений О, 2, 8, 16 или 32 на счетчике 34 на выходе элемента ИЛИ 58 появляется нулевой сигнал, который, инвертируясь элементом НЕ 66, разрешает прохождение на счетный вход счетчика 74 через элемент И 61 и импульсный вход блока 16 импульсов с входа 24 устройства, подключенного к выходу генератора импульсов процессора. Счетчик 74 считает до тех пор, пока на нем не установится одно из значений 1, 6, 15, 22 или 42, что соответствует появле- нию единичного сигнала на выходе элемента ИЛИ 58. Алгоритмы рассылки команд представлены в таблице. Выходы дешифратора 56, элементов ИЛИ 68 и элементов И 64 скоммутированы таким образом, что импульсы, появляющиеся на выходах дешифратора 56, разрешают выполнение пяти групп действий (см. таблицу) по рассылке информации команд в местную память, оперативную память и на регистр слова состояния программы процессора, Опе 1 14084ранцы и коды команд в оперативную память передаются с выходов элементовИ группы 64 через элементы ИЛИ группы 70. Адреса по которым осущестУ5вляется запись этих операндов в ОП,выдаются с выхода накапливающего сумматора 67, Адреса (номера)регистровместной памяти и записываемые в нихзначения передаются через элементыИЛИ групп 72 и 71 соответственно.ССП передается в процессор непосредственно с выходов элементов Игруппы 64. Стробирующие сигналы записи информации в ОП, местную памятьи на регистр слова состояния программы выдаются с выходов соответствующихэлементов ИЛИ группы 68. Эти сигналывместе с рассылаемой информацией через выход данных блока 16 поступаютна второй информационный выход 30устройства, который подключается ксоответствующим регистрам и схемампроцессора. Элементы задержки группы73 введены для того, чтобы при снятии 25единичного сигнала с одного выходадешифратора 56 и появлении единицына следующем его выходе, воспринимае"мой как сигнал записи в ОП, ИП илиССП, выданная в предыдущий моментвремени информация некоторое времяудерживалась на выходах элементов Игруппы 64. Этого времени должно бытьдостаточно для записи информации свторого информационного выхода 30устройства в ОП, ИП или ССП,Э 5 Таким образом, в зависимости от формата команды устройство по одному из пяти алгоритмов, приведенных в 40 таблице, рассылает соответствующую информацию в регистры и ячейки памяти процессора, которые используются при выполнении этой команды. В последнем такте рассылки информации на счетчи ке 74 устанавливается одно из значений 1, 6, 15, 22 или 42. При этом на . выходе элемента ИЛИ 58 появляется единичный сигнал, блокирующий элемент НЕ 66 поступление импульсов с гене ратора на вход счетчика 74 через элемент И 61. Этот же сигнал выдается через тактовый выход блока 16 и тактовый вход, блока 15 на вход элемента И 48. Одновременно этот сигнал, если команда имеет допустимый (отличный от нуля) код операции, выдается через элемент И 60 и выход разрешения счета блока 16 на выход 33 устройства,( 38 12разрешая процессору выполнить одну (разосланную) команду.Единичный сигнал, проходя через элементы И 48 и ИЛИ 39, вычитает единицу из счетчика 34 (фиг.2) и поступает на выход сдвига блока 15 управления режимами и на вход элемента И 47. Процессор, закончив выполнение команды, выставляет единицу на первом управляющем входе 22 устройства, откуда она через вход окончания команды блока 15 управления режимами, элемент И 47 и выход записи этого же блока поступает на вход записи блока 16 распределения команд, что означает переход к рассылке информации следующей команды. Сдвиг информации в регистрах 2 передачи данных осуществляется по заднему фронту единичного импульса на выходе элемента И 39.Рассыпка и выполнение команд продолжается либо до появления сигнала АК процессора, либо до установки счетчика 34 в ноль. В первом случае процессор останавливается, не закончив выполнения команды, и блокирует работу устройства нулевым сигналом на первом управляющем входе 22 устройства. При установке счетчика 34 в ноль .на выходе элемента НЕ 52 появляется единичный сигнал, который осуществляет вычитание единицы из значения счетчика 35 и установку на счетчике 34 значения К. Если значение на счетчике 35 не равно нулю, то вновь начинается рассыпка и выполнение команд. Если счетчик 35 устанавливается в ноль, то происходит переход к этапу приема с ВЗУ следующего тестового набора. Элемент 54 задержки использован для того, чтобы при установке счетчика 34 в состоянии К, а счетчика 35 в 0 счетчик 34 успел перейти в состояние К и на выход элемента НЕ 52, а следовательно, и на вход друго" го элемента И 46 приходит единичный сигнал с выхода элемента НЕ 53. Это устраняет возможность самопроизвольной установки на счетчик 35 значения с регистра 55. Прием очередного тестового набора с ВЗУ, покомандная рассылка и его выполнение, заданное (на регистре 55) число раз, продолжается либо до появления сигнала АК в процессоре, либо до перехода ВЗУ в состояние неготовности,13 14 ОТаким образом, в процессе рабочего функционирования ЭВМ, когда длительные перерывы, связанные с анализом причин ошибок в работе процессорар обнаруженных средствами АК, недопустимы, устройство позволяет запомнить информацию о ходе вычислительного процесса, достаточную для воссоздания условий, в которых неисправности (сбои или отказы) процессора проявляются в виде ошибок, и тем самым осуществить как бы отложенный на удобное время анализ причин этих ошибок. Повторяя зафиксированные ситуации заданное число раз, определяется, была ли вызвана ошибка случайным сбоем или устойчивым отказом некоторых элементов процессораВ последнем случае устройство позволяет повторять ситуацию необходимое для локализации отказа (инженерными методами) число раз. Эти же тесты могут служить эффективным средством проверки качества восстановления (ремонта) процессора.Программные тесты получаются с помощью устройства автоматически. Получаемый набор тестов настроен на обнаружение именно тех неисправностей, которые имеют место в конкретном экземпляре процессора в конкретных условиях его применения и которые .мешают выполнению конкретного потока задач, решаемых на данной ЭВМ.Для быстродействующих процессоров, в которых реализовано совмещение выполнения различных этапов нескольких последовательныхк 6 мандр регистр 17 устройства должен состоять из нескольких регистров, в которых накапливается информация о командах, находящихся на различных уровнях их выполнения. Перепись информации из одного регистра в другой в этом случае должна осуществляться по сигналу перехода к следующему уровню выполнения команд. 10 15 20 25 30 блока управления режимами соединен спервыми входами элементов И третьейгруппы и с первым входом элементаИ-НЕ, третий разряд выхода заданиярежима блока управления режимами соединен с вторыми входами элементов Итретьей группы и с вторым входом элемента И-НЕ, выход которого соединенс третьими входами элементов И первой 40группы, первые входы элементов ИЛИвторой группы образуют вход устройства для подключения к выходу операций контролируемого процессора, выходы элементов ИЛИ второй группы соединены с первыми входами элементов И 45четвертой группы, выходы которых образуют информационный вход буферногорегистра, выходы элементов И третьейгруппы соединены с первыми входамиэлементов ИЛИ третьей группы, выходы 50.которых соединены с вторыми входамиэлементов И четвертой группы, первыевходы элементов И пятой группы образуют выход блока элементов задержки,выход элемента НЕ соединен с вторымивходами элементов И второй и пятойгрупп, первые группы входов с первойпо (К)-ю схем сравнения соединеныс выходами элементов И пятой группы,формула изобретения 1, Устройство для тестового контроля процессора, содержащее первую группу элементов И и К регистров передачи данных, где К " количество кодов операций в системе команд контро" лыруеыого процессора, выход д-го егистра передачи данных ( = 1,(Ксоединен с информационным входом 8438 14(.+1)-го регистра передачи данных,выходы К-го регистра передачи данныхсоединены с первыми входами элементовИ первой группы, о т л и ч а ю щ ее с я тем, что, с целью повышениядостоверности контроля, устройство содержит с первой по (К)-ю схемысравнения, с первого по (К)-й элементы И, элемент ИЛИ, с второй по пятую группы элементов И, блок элементов задержки, элемент НЕ, элементИ-НЕ, с первой по третью группы элементов ИЛИ, блок управления режимами,блок распределения команд и буферныйрегистр, выход которого соединен с информационным входом первого регистра передачи данных и с входом блока элементов задержки, входы элементовИЛИ первой группы образуют вход устройства для подключения к выходнойинформационной шине контролируемогопроцессора, выходы элементов ИЛИ первой группы соединены с первыми входами элементов И второй группы, первый разряд выхода задания режима блока управления режимами соединен с.входом элемента НЕ и с вторыми входами элементов И первой группы, второй разряд выхода задания режима, 14084вторая групцц цхолоц 1-и схемы сравнения соедицецд с выходами -го регистра передачи даццых, выход э.-и схемь сравнения соединен с первым цхолом э.-го элемента И, выходы с первого по5 (К)-й элементов И соединены с вторыми входами соответственно с второго по (К - 1)-й элементов И, выход э.-го элемента И соединен с входом разреше О ция (+1)-го регистра передачи данных, выход элемента ИЛИ соединен с вторым входом первого элемента И и с входом разрешения первого регистра передачи данных, вход признака окончания команды блока управления режимами и первый вход элемента ИЛИ подключены к входу устройства для подключения к выходу конца команды контролируемого процессора, выход сдвига 2 О блока управления режимами соединен с вторым входом элемента ИЛИ и с вторыми входами элементов ИЛИ второй группы, вход готовности устройства подключен к входу готовности блока уп равления режимами, тактовый выход и выход блокировки блока управления режимами являются соответственно тактовым выходом и выходом блокировки устройства, входы задания режима, пуска и кода количества повторов теста блока управления режимами являются соответственно входами задания режима, пуска и задания количества повторов теста устройства, вход признака ошибки блока управления режимами является входом устройства для подключения к выходу сигнала аппаратного контроля контролируемого процессора, третьи входы элементов И третьей 4 О группы образуют вход тестовой информации устройства, выходы К-го регистра передачи данных образуют вход данных блока распределения команд и информационный выход устройства, синхровход 45 блока распределения: команд является входом устройства для подключения к выходу синхронизации контролируемого процессора, выход данных и разрешающий выход блока распределения команд являются выходами устройства для подключения соответственно к входной информационной шине и к входу разрешения контролируемого процессора, выход признака записи блока управления режимами соединен с входом записи блока55 распределения команд, тактовый выход которого соединен с тактовым входом блока управления режимами, выходы.18 16элементов И первой группы соединеныс вторыми входами .цементов ИЛИ третьей группы, третьи входы которых соедццецы с выходами .элементов И второйгруппы,2, Устройство по п.1, о т л и ч аю ш е е с я тем, что блок управления режимами содержит первый и второйсчетчики, с первого по четвертый элементы ИЛИ, с первого по десятый элементы И, с первого по четвертый элементы НЕ, элемент задержки и регистр,информационный вход которого являетсявходом кода количества повторов тестаблока, выход первого элемента ИЛИ соединен с входом начальной установкипервого счетчика, выходы которого соединены с входами второго элементаИЛИ, выход регистра соединен с информационным входом второго счетчика,вход пуска блока подключен к первымвходам первого и второго элементов И,к входу сброса второго счетчика и через первый элемент НЕ к первому входу третьего элемента И, вход заданиярежима блока подключен к вторым входам второго и третьего элементов И,к входу второго элемента НЕ и является вторым разрядом выхода задания режима блока, выход второго элементаНЕ соединен с вторым входом первогоэлемента И и с первыми входами четвертого и пятого элементов И, первыйи второй входы первого элемента ИЛИсоединены соответственно с выходамивторого и четвертого элементов И, выход второго элемента ИЛИ соединен свторым входом пятого элемента И, через третий элемент НЕ - с третьимвходом третьего элемента И, с первымвходом шестого элемента И и являетсяпервым разрядом выхода задания режимаблока, второй вход четвертого элемента И является входом признака ошибкиблока, выход пятого элемента И является выходом блокировки блока, выходтретьего элемента И соединен с третьим входом первого элемента ИЛИ, спервым входом седьмого элемента И ис вычитающим входом второго счетчика,вход разрешения которого соединен свыходом седьмого элемента И, второйвход которого соединен с выходом элемента задержки, выходы второго счетчика соединены с входами третьегоэлемента ИЛИ, .выход которого соединен с входом четвертого элемента НЕи с первыми входами восьмого и девя