Устройство для вычисления логарифмов чисел

О Л И С А Н И Е932491ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскиаСоциапистическизРеспублик(51)М. Кл. 6 06 Р 7/556 РтвудвРстюнай кавпет СССР в двлаи нзебретвий в вткрцтнй(71) Заявитель Киевский ордена Трудсвого Красного Знамени инженеров гражданской авиации(54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ЛОГАРИФМОВЧИСЕЛ 1Изобретение относится к вычислительной технике и может быть использовано в составе универсальных вычислительных ма, шин илн специализированных вычислительных устройств для вычисления с высокой5 точностью и быстроцействием логарифмов чисел с произвольным основанием, например, в системах автоматического управления динамическими обьектами.Известно устройство, содержащее ре-. т 0 гисгр результата, счетчик с управляемым коэффициентом пересчета, коммутатор, два блока памяти, три счетчика, элементы ИИЛИ, причем второй вход первого блока памяти соединен с вхоцом второго блока памяти, выход которого подключен к первой группе входов элементов И-ИЛИ, вторая группа входов которого соединена с выходами первого счетчика, подключенного своим входом к выходу счетчика с ун равляемым коэффициентом пересчета 11.Недостатком устройства является низ кая точность из-за необходимости реализации кусочно-линейной апроксимации, низ 2кое быстродействие, определяемое необходимостью организации пересчета коэффициентов, и относительная сложность, оп ределяемая наличием двух блоков памяти.Наиболее близким к предлагаемому потехнической сущности является устройстве, соцержащее регистр числа, первый и второй регистры результатов, накопитель, блок управления, элементы И, ИЛИ, схему сравнения, блок деления, кольцевой сдвигающий регистр, причем первые входы элементов ИЛИ первой группы являются информационными входами устройства, вгорые входы подключены к соответствующим выходам блока деления, а выходы - к соответствующим входам регистра числа 2.Не достатком известного устройства является относительная сложность, опрецеляемая необходимостью работы устройстве в трех режимах, а также наличие накопителя, низкое быстроцействие, определяемое необходимостью реализации в кажцом из (к +пт) тактов определенного количества микротактов, ограниченные функцнонв91 20элементов 2 И.44 ЛИ и вторым входом второго элемента 2 И-ИЛИ, второй вход(%+2)-го коммутирующего узла соединенс вторым входом первого элемента 2 ИИЛИ и третьими входами первого и второго элементов 2 И- ИЛИ, третий вход (В++2)-го коммутирующего узла соединен счетвертым и пятым входами первогоэлементе 2 И ИЛИ, четвертый и пятыйвходы (Ф +2) -го коммутирующего уздасоединены соответственно с четвертым ипятым входами второго элемента 2 И-ИЛИ,выходы первого и второт о элементов 2 ИИЛИ явщотся выходами (1+2)-го коммутирующего узла,Источники информации,. принятые во внимание при экспертизе 1. Авторское свидетедьство СССР М 641450, кл. 6 06 Р 7/38, 1979. 2. Авторское свидетельство СССР М 590733, кд. 6 06 Г 7/38, 197819 9324 элемент 2 И-ИЛИ, коммутирующие узлы с четвертого по (+1)-ый содержат. пятивходовый элемент 2 И-ИЛИ, (Х +2)-ый коммутирующий узел содержит два эжмента 2 И-ИЛИ (в +3)-ый коммутирующий узел содержит элемент И, причем первый и второй входы четырехвходового эжмента 2 И-ИЛИ соединены с первым входом1 -г о коммутирующего узда (= 1,2,3)второй и третий входы которого соединены 0 с третьим и четвертым входамичетырехвходового элемента 2 И-ИЛИ, выход которого является выходом д. "го коммутирующего узла первый вход цятивходового элемента 2 И-ИЛИ является первым входом ,1-го 1 коммутирующего узла (5 =4,5 К +1), второй и третий входы которого соединены соответственно с вторым и четвертым, пятым входами пятивходового элемента 2 И-ИЛИ, выход которого является выходом ,1 -го 20 коммутирующего узла, первый вход (Ф +2)-го коммутирующего узла соединен с первьйчи входами первого и второгольныо озможности, так как в известном устройстве определяется только натуральный логарифм числа (что обьясняется наличием в накопитегю значений 8,Д = Р,-1 ф11 01 -1 эф -п ф5Цель изобретения - расширение функциональных возможностей, увеличение быстродействия и упрощение устройства для вычисления логарифмов чисел.Указанная цель достигается тем, что 10 в устройство цля вычисления логарифмов чисел, сопержашее три регистра, цва элемента ИЛИ, схему сравнения и сдвигающий регистр, цополнительно введены цва сумматора по модулю пва, регистр, блок 15 извлечения корня и параллельный множительно-целительный блок, к первому входу которого подключен выход блока извлечения корня и вхоц первого регистра, подключенного своим выходом к входу блока извлечения корня, к первому и второму входам первого сумматора по модулю пва подключены соответственно выхоцы первого и второго элементов ИЛИ, выхоц первого сумматора по мопулю пва соеПинен с 5 первым входом второго сумматора по мопулю два, выход второго регистра соединен с вторым вхоцом параллельного множительно-пелительного блока, управляющий вхоц которого соединен с выХопом второго сумматора но моцулю цва, разрядные выходы - с входом второгорегистра, а выхоцы старших разряпов - с первым вхопом схемы сравнения, подключенной своим выхоцом к входу сдвига сдви 35 гаюшего регистра, выход млацшего разряда которого подключен к второму вхо цу второго сумматора по модулю цва, выходы (и +1) старших разрядов третьего и и разрядов четвертого регистров поц 40 ключены соответственно к вхоцам второго и первого элементов ИЛИ, выход второго элемента ИЛИ соединен с вторым вхопом схемы сравнения, выходом которой является выход сумматора по модулю два.При этом множительно-делительный45 блок содержитгрупп одноразряпных сумматоров по (, +1) в каждой (гце М- разряпность выходного кода), первую группу из (К+1) коммутирующих узлов и (1 с -1) групп из (% +3) коммутирующих узлов в каждой ( 1+1)-ой группе ( =1, 2 с ), причем выхоц, кажцог о Р-го оцноразрядного сумматора ( 0 =1,2 К+ +1) .1-ой группы соединен с первым входом (0 =1)-го оцноразряцного сумматора ( 0+1)-ой группы, второй вход которого попключен к выходу (3 +2)-го ком-. мутирующего узла (1+1)-ой группы, поцключенного своим вторым входом к выхоцу первого коммутирующего узла этой же группы, третьи входы (Р +2)-ых коммутирующих узлов ( 1 +1)-ой группы обьецинены и подключены к пятому и шестому вхоцам соответственно ( Р +1)-го и 8 -го коммутирующего узла первой группы и к входу 1 -го разряда первого входа множительно-целительного. блока, первые входы кажцого коммутирующего узла 1 -ой группы обьепинены и поцключены к управляющему входу устройства и третьему входу (В +1)-го одноразрядного сумматора первой группы, выход переноса первого одноразрядного сумматора 1-ой группы соединен с вторыми входами первого и второго коммутирующих узлов соответственно (1+1)-ой и. 1-ой групп, третьи входы второго и первого коммутирующих узлов (1 +1)-ой группы подключены соответственно к выходу первого опноразряцного сумматора-ой группы и к вхоцу ( +2)-го разряда второго входа множительно-делительного блока, входы первого и второго разрядов которого соединены соответственно с. вторым и четвертым входами коммутирующих узлов первой группы, третий вход каждого 1-го коммутирующего узла которой подключен к входу 1 -го разряда второго входа множительнс-целительного блока, вход каждого (к +1)-го разряда которого соединен с вторым входом (+3)-го коммутирующего узла ( 1+1)-ой группы, подключенных своими выходами к третьему входу одноразрядного сумматора ( 1 +1)-ой группы, первый и второй входы каждого 1 -го одноразрядного сумматора первой группы подключены соответственна к первому и второму выходу 1-го коммутирующего узла первой группы, второй вход (1 с +1)-го одноразрядного сумматора (1 +1)-ой группы соединен с вторым выходом ( 1+2)го коммутирующего узла .(+1)-ой группы, подключенного своим пятым входом к входу младшего разряда первого входа множительно-целительного блока, а четвертый вход (+2);го коммутирующего узла второй и (Ъ+2)-ой грунп соединен соответственно с входом второго разряда второго входа множите- . льно-делительного блока и с выходом первого коммутирующего. узла ( 1 +1)-ой группы, вьиод переноса первого однораз/ряцного сумматора первой группы, выход первого коммутирующего узла каждой (1+1)-ой группы. и выход. каждого оцноразряпного сумматора Ф-ой группы соединены с выходами множительно-цели249 1 6пы, второй вход которого соединен с выходом (1 +1)-го элемента ИЛИ группы,выход (и -1)-го элемента ИЛИ которойсоединен с первым входом первого сумматора по модулю цва каждой 1 -ой цополнительной группы, вхоцом ( и -1)-гоэлемента НЕ группы и вторым входом(2 и 2 + 1)-го разряда блока извлечениякорня, (2 и -2 1 +2)-ый разряд которойподключен к третьему входу одноразряцнаго сумматора к входу (и -1)-го элемента НЕ группы, первый ы второй входыразрядов входа блока извлеченмя корняподключены к входам (и -1)-го элементаИЛИ группы, к первым входам соответственно первого и второго одноразрядногосумматоров (и -1)-ой группы, вторыевходы которых соединены соответственнос выходом (и -1)-го элемента НЕ группы и генератора единиц, подключенногок первому входу третьего одноразрядногосумматора, и (и -1)-ой группы, выходыпереносов первых одноразрядных сумматоров и выход (и -1)-го элемента ИЛИгруппы являются выходамы блока ызвлеченыя корня, а вхоц каждого элемента Ии выход каждого и -го сумматора по модулю два группвыполненыв вице инверсных,Пры этом коммутирующие узды первойгруппы содержат два элемента 2 И-ИЛИпричем первый вход узла соединен с первыми и вторымм вхоцамы первого и второго элементов 2 И-ИЛИ, второй ы третийвходы узла подключены к третьему ы четвертому входам первого элемента 2 И-ИЛИ,четвертый и пятый входы узла соединеныс третьим к четвертым вхоцамы второго, элемента 2 И-ИЛИ, пятый и шестой входыузла подключены к пятым входам соответственно второго ы первого элементов2 И-ИЛИ, выходы которых являются соответственно вторым ы первым вьщодвммкоммутирующего узда.При этом в каждой группе ( =2, 3,, 1 с) коммутирующие узлы с первого потретый содержат четырехвходовый элемент;2 И-ЙЛИ, коммутирующые узлы с четвертого цо (К +1)-ый содержат пятивходо, вый элемент 2 И-ИЛИ,(1+2)-ый коммутирующий узел соцержит два элемента,2 И-ИЛИ, (1+3)-ый коммутирующмй узелсодержит элемент И, причем первый ывторой входы четырехвходового элемента2 И-ИЛИ соединены с первым входом входы 1-го коммутирующего узла (1 =-1,2,3),5 93 тельного блока, третий вход третьего коммутирующего узла (1 +1)-ой группы соединен с выходом переноса первого оцноразряцного сумматора (М +2)-ой группы, выход переноса первого оцноразряцного сумматора второй группы соециненс четвертым входом первого коммутырующего узда первой группы, пятый,вхоцкоторого подключен к управляющему вхоцу параллельного множительно-целительного блока, в одноразрядные сумматорыкаждой-ой группы обьединены цепямипереносаБлок извлачени я корня содержит . (Ж -1) (Ж разрядность выходного кода) 15 группу последовательно соединенных одноразрядных сумматоров, группу сумматоров по модулю два, группу элементов ИЛИ, группу элементов НЕ, (и -2) цополнктельных групп ые (и - 1-1) (гце 1 20 комер группы) сумматоров по модулю два в каждой группе, генератор единиц н группу ыз (и -2) элементов И, каждая 1 -я группа ( =1,2, и -1) одноразрядных сумматоровсодержит (и +2 -) оцнораз рядных сумматора, а группы эл.ментов ИЛИ, элементов НЕ и сумматоров по модулю два соответственно содержат (д -1) и (и -2) элементов, причем выход каждого-го одноразрядного сумматора зо (1 +1)-ой группы соединен с первым входом ( 1 -1)-го одноразрядного сумматора 1 -ой группы, второй вход первого одноразрядного сумматора -ой группы саецынеы с выходом переноса первого оц норазрядного сумматора (1+1)-ой группы, первыми входами-ых элементов И,ИЛИ, сумматоров по модулю два групп и сумматоров по модулю два-ой дополнительной группы, выходы которых соединены 4 й с вторыми входами -ых (=2,.и) одноразрядных сумматоров-ой группы, вторые входы-ых ( =2 и -1-1) сумматоров по модулю два 1-ой дополни тельной группы соединены с выходами переноса первых одноразрядных сумматоров (ц - 1 +1)-ых групп, выход 1 - го элемента НЕ группы поцключен к первому входу (и +1-1)-го одноразрядного сумматора 1 -ой группы, второй вход котораго соединен с выходом 1 -го элемента И группы, подключенного своим вторым входом к выходу переноса первого одноразрядного сумматора (1 -2)-ой группы,первый вход ( и +2-1 )-го одноразрядного55 сумматора 1-ой группы подключен к выходу 1 -ого сумматора по модулю цвв группы, подключенного своим вторым входом к выхоцу 1 -го элемента ИЛИ груп7 9324 второй и третий вхоцы которого соедынены с третьим и четвертым вхоцами четырехвходового элемента 2 И-ИЛИ, выход которого является выходом 2-го коммутирующего узла, первый вход пятивходового элемента 2 И-ИЛИ является первым входом-го коммутирующего узла, (21=4,5, , +1), второй ы третий входы которого соецинены соответственно с вторым и четвертым, пятым входамы пятивходово го элемента 2 И-ИЛИ, выход которого является вьссоцом 2 о -го коммутырующего узла, первый вход (%+2)-го коммутирующего узла соединен с первыми входами первого н второго элементов 2 И-ИЛИ и 5 вторым входом второго элемента 2 И-ИЛИ, второй вход (1 +2)-го коммутирующего узла соединен с вторым входом первого элемента 2 И-ИЛИ и третьнмы входамы первого и второго элементов 2 И-ИЛИ, третий вход (1 с +2)-го коммутирующего узла соединен с четвертым н пятым входами первого элемента 2 И-ИЛИ, четвертый и пятый входы (2 с+2)-го коммутирующего узла соединены соответственно с 2 з четвертым н пятым входами второго элемента 2 И-ИЛИ, выходы первого и второго элементов 2 И-ИЛИ являются выходами (Ж +2)-го коммутирующего узла входу третьего одноразрядного сумматора 30 (и -1)-ой группы, выходы переносов первых одноразрядных сумматоров ы выход (и -1)-го элемента ИЛИ группы. являются выходами устройства, а вход каждого элемента И и выход каждого 2 - го сум 35 матора по модулю два. групп выполнены в вице инверсных.На фицля вычыфиг. 2 -91 8два, где, (в+в+1) - количество разрядов представления информации. Множительноцелытельный блок (фыг. 3) содержит одноразрядный сумматор 12 ы коммутырукацые узлы 13-17, входы 18 ы 19, выходы 20 н 21, Блок нзвлеченыя корня (фиг. 8) соцержыт оцноразрядные сумматоры 22, сумматоры 23 по модулю два, элементы ИЛИ 24, элементы НЕ 25, сумматоры 26 по модулю два, элементы И 27, генератор 28 единиц, входы 29 и выходы 30.Работа ус тройства обьясняегся на примере определения логарифма числа М с основанием с, т.е. И=Х. Так как величины с 1 Х могут принимать различные значения больше нлы 20 меньше единицы, то знак Х мщсет быть определен в соответствии с таблицейжение (1) в разряд Пре дстави м ной форме (2)ВРИч 120 й упри 2 44 12,г. 1 показана с сления логариф схема сравнени схема паралле льного устройс рмацня предс ными разрядамикоммутирующ ечения корня я представлен хема устройствамов чисел; ная устройства; нального множительтва цля случая,тавлена К=о+я+1=2 на фиг, 4-7ие узлы; на фи для случая, ког аК=5 цвои 1 +1х:=4 двоичприве деньблок извлинфор мацилогарифмовре регистрау 3 сравцва суммательн о-де извлече устройг. 2) выполвхо цово г о ового эжУстройство для вычислениячисел (фиг. 1) содержит четы1, .два элемента ИЛИ 2, схемнения, двнгаквий регистр 4,тора 5 по модулю два, множилытельное устройство 6, блокания корня, управляющий выхоцства. Схема 3 сравнения (фииена, например, в виде (в +1)элемента ИЛИ 9, (и +2)-входмента И 10 н сумматора 11 по- разряднаябой изображДл уд40торы , Х Дфн ч п+1-0 =й, )( =сопМ=4Пример ср 1,ЙЪ 1,0=10,И =20,539, и1=9 20,539= 1,3125 матрица, представл енме делителя Ч при и бабства изложения разряО и разрядная ма яющая со=4 нные век й трица Ч, ПрУО=1зуетсяпрм п =4нмм зави для сучвя, ког д старшим ра деяния 1 -го скомого векто жению (1), пре рнутой форме видазапятаяядом.взрядва Х реалм уется пеоцесс апре2 п )по выра 1(1+42 М = 0,866 й 1,000 Й =0,86600 3где1 И) а из старше ние го разрядаемого пь вы векторвффопределяражечР, е 1мнимаюшая значе"(М 2 У(129 932491 10 кием (3) вектор 5 может быть записан в Работу множительна-делмтеюьнога блока виде ,поясним на примере определения частногю м0 1 г,Я л у 1 хю н 63 змОГО т и пепмедд 1рф Я:с а б О:Й с 1, (4) ленмя и произведения 2 сомножителей Х,Ч1=-Фв режиме умножения. Учитывая тот факт, что лагармфммческая Операцмя дегения. Частное Х рпределяфункция с основанием б симметрична от- ется на основании выражения Х-УХ:01 насительно осм абсцисс с логарифмической представленного в разрядной форме в виде функцией с основаниемфс, то в соотнетчч чс 1 вии с выражением (4) и данными табли-й-УХ =О, (62 .цы значение каждого Т-го (1:п, па,1,0-,-щ) разрядами нскомоговектсра гдето. 7- - 7 разрядный вектор, Я для случая м 1, И ъ 1 или 01, й 1 мажет быть опредедвна пь выражению (2), представляющий сабай разрядное изобра В том случае, когда а 1, И 1 илм 1 жение делимого 2 б 3 Й 1 1 значение каждого 1-го раэ-, ч 41 нфЧ 41 йп рядаискомого вектора определяется, )(: Х -. Х -" Х, О= 0 -Х аналагмчна по выражению: иЦЦразрядные векторы, представлявшие собой И20 разрядное изображение частного и ну- М - ври щ 03юр Ч6 й с 4,пеи ИЪ 193249 1 16первую группу из (1 с+1) коммутирующих ублов и (1 - .1) групп из (+3) коммутирующих узлов в каждой (1+1)-ой группе (1 =1,21 с), причем выход каждого 0-го одноразрядного сумматора (Р =1,2,, 1+1)-ой группы соединен с первым входом ( Р -1)-го одноразрядного сумматора ( Ф +1)ой группы, второй вход которого подключен к Выходу (Р +2)го коммутирующего узла (1 +1) -ой группы, ПОДКЛЮЧЕННОГО СВОИМ ВХОДОМ К ВЫХОДУ первого коммутирующего узла этой же группы, третьи входы (Р +2)-ых коммутирующих узлов .( 1 + 1) -дй группы обьеди 15 иены и подКлючеиы К ПятоМу и шестоМувходам соответственно (Р +1)-го и В -го коммутирующего узла первой группы и к входу 8-го разряда первого Входа множительно-делительного блока, первые входы каждого коммутирующего узла 1-ой группы обьединены и подключены к управляющему входу устройства и третьему входу (М +1)-го одноразрядного сумматора первой группы, выход переноса первого одноразрядного сумматора 1 -ой группы соединен с вторыми входами первого и второго коммутирующих узлов соответственно (+1)-ой и-ой групп, третьи входы второго и первого коммутирующих узлов (1 +1)ой группы подключены соответственно к выходу первого одноразрядного сумматора г -ой группь и к входу ( 1 +2)-го разряда второго входа множительно-делительного блока, входы первого и второго разрядов которого соединены соответственно с вторым и четверрым Входами коммутирующих узлов перВой группь третий Вход каждого ф ф Го коммутирующего узла которой подключен к Входу 1 го разряда второго входа множительно-делительного блока, вход каждого (В +1)-го разряда которого ссединен с вторым входом (1 +3)- о коммутирующего узла (+1)-ой группы, подключенных сВоими выходами к третьему ВхоР одноразрядного сумматора (1 +1)-ойЪруппы, первый и второй входы каждого-го одноразрядного сумматора первой группы подключены соответственно к первому и второму выхощ 1-го коммутирующего время, как в прототипе для реализации вычислительного процесса организовано три режима работы. Кроме того, в предлагаемом устройстве существенно увеличивается быстродействие благодаря тому, что каждый 5-й разряд искомой величины ощщеляется за один такт( а вся величина зап+ +те 1 тактов), длительность которого равна времени переходного процесса в схеме, которое в свою очередь равно не о скольким сотням наносекунд, если устройство, например, построено на интегральных схемах серии 155,1. Устройство для вычисления логарифмов чисел, содержащее три регистра, два элемента ИЛИ, схему сраВнения и сдвигающий регистр, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены два. сумматора по модулю два, регистр, блок извлечения корня и параллельный множительно-дел- тельный блок, к первому входу которого подключен выход блока извлечения корня и вход первого регистра, подключенного своим выходом к входу блока извлечения корня, к первому и второму входам перво 30 го сумматора по модулю два подключены соответственнб выходы первого и второго элементов ИЛИ, выход первого сумматора по модулю два соединен с первым входом второго сумматора по модулю два,. выход второго регистра соединен с вторым вхором параллельного множительноделительного блока, управляющий вход которого соединен с выходом второго сумматора по модулю два, разрядные выходыс Входом второго регистра, а выходы старших разрядов - с первым входом схемы сравнения,. подключенной своим вьаодом к входу сдвига сдвигающего регистра, выход младшего разряда которого подключен к второму входу второго сумматора 5 по модулю двавыходы (1 +1) старших разрядов третьего и и -разрядов четвертого регистров подключены соответственно к входам второго и первого элементов ИЛИ, выход второго элемента ИЛИ сое динен с вторым входом схемы сравнения, выходом которой является выход сумматора по модулю два.2, Устройство по п. 1, о т л и ч аю щ е е с я тем, что множительно-дели тельный блок содержитгрупп одноразрядных сумматоров по ( К+1) в каждой (где к - разрядность Выходного кода),формула изобретения узла первой группы, второй вход (К+1)-гоодноразрядного сумматора (+1) -ой группы соединен с вторым выходом (К +2)-гокоммутирующего узла (1 +1)-ой группы,подключенного своим пятым входом к входу младшего разряда первого входа множительно-делительного блока, а четвертый вход ( 1(+ 2)-го коммутирующего узла второй и (Ф +2) -ой групп соединен соответст17 932491 ;18венно с входом второго рдзряца второго нен с выхс выходом Ф -го элемента И гру 1 тченного своим вторым входомвхоца множительно-целительного блока и с пы, подключенного сввыхоцом первого коммутирующего узла к выхоцу пеоеноса первого одноразрядного(+ )- ре первого сумматора (1-2)-ой группы, первый вхоцоцноразряцного сумматора первой группы, 5 (л +2-1)-оцноразряцного суммато а 1-ойвыхоц первого коммутирующего узла каж группы подключен к втоцу т -го суммацой ( т+1)-ой группы и выхоц кажцого оц- тора по модулю цва гоцулю цва группы, иоцключенноноразряцного сумматора %-ой группы сое- го своим вторым вхоторым входам к выхоцу 1-гоцннены с выхоцами множительно-целительно- элемента ИЛИ гго бгруппы, второй вхоц которого лока, третий вход третьего коммути- щ го соецинен с/Ъцинен с выходом (1,+1)-го элеменрующего узла ( т +1)-ой группы соецинен ИЛИта группы, вькоц (п -1)-го элементас выхоцом переноса первого оцноразряцно- ИЛИ которой соецинен с первым входомго сумматора (1 +2) -ой группы, выходпервого сумматора,по мопулю цва каж-,переноса первого оцноразряцного суммато- дой 1 -ой дополнительной группы, входом .ра второй группы соединен с четвертым з ( 1)(и - )-го элемента НЕ группы и вторымвходом первого коммутирующего узла пер- вхо ом (и -2)-гвой группы, пятый вхоц которого поцклю- второй вхоц (и +2- )-го оцноразряцногочен к управляющему вхоцу параллельного сумматора -ой группы соецинен с входоммножительнсь-целительного блока, а одно- (2 п -2+1)- би - + )-го разряца блока извлеченияРазряцные сумматоры каждой 1-ой группыо ( 2обьецирены цепями переноса.корня, ( нт+2)-ый аз яцкото ой по 3 У ойо а ключен к третьему вхоцу оцноразряцногостройство по и. 1, о т л и ч а ющ е е с я тем что блок звлечн я н умматора вхоцу (д -1) го элемента НениЯ "орин группы, первый и второй входы разрядов,содержит (% -1) ( В -разрядность вьщоц- входа блока извлечения карня подключеныного кода) группу иослецовагельно соеци к вхоцам (и -1)-го элемента ИЛИ г пненнйх одноразрядных сумматоров, групрчи - - о элемента групРо руптф" пы, к первым входам соответственно персумматорсв по моцулю цва группу элеменвого и вто ого одна аз я ого с ммцополнительных групп из (п -1 -1) (гцерых соецинены соответственно с выходом1 -номер группы) сумматоров по моцулю Зй ( 1) НЕцва в каждой группе, генераторециниц и тора единиц по ключзо и - -го элемента НЕ группы и генератора единиц, подключенного к первоМугруппу из (и -2) элементов И, кажцаявхоцу третьего оцноразряцного сумматорам -я группа (1 =1,2п) оцио аз яцР" ) Р Р ц и (и)ой группы, выхоцы переносова ора,ных сумматоров соцержит (тт +2 -1) оцпервых оцноразряцных сумматоров и выноразряцных сумматоров, а группы эль- хоц (и -1)- хоц и - )-го элемента ИЛИ группы явментов ИЛИ, элементов НЕ и сумматоров ляютс, вляются выхоцами блока извлечения корня,по моцулю цва соответственно соцержат а вхоц каждого элемента И и выхоц каж(и) и (п 2) элементов, причем выхоццого и-го сумматора по моцулю цва групп , (т +1) -ой группы соединен с первым вхо Устройство по п. 1, о т л и ч а - цом ( -1)-го одноразряцного сумматора ю щ яю щ е е с я тем, что коммутирующие узой группы, второй вход первого одно- лы первой группы соцержат цва элемента.,Разрядного сумматора 1-ой группы соеди И-ИЛИ пр чем рв й, причем первый вход узла соединен с первыми и вторыми входами перво,нен с выходом переноса первого оцноразряцного сумматора (1 +1)-ой группыпер- го и второго элементов 2 И-ИЛИ, второйвыми вхоцами -ых элементов И ИЛЖ . и третий входы узла поцключены к маторов по модулю цва 1 ой цополнительму и четвертому входам первого элеменвй цополнитель та И ИЛИ четвертый и пятый вхоцы узкой группы, выхоцы которых соецинены с ла соединены с третьим и четвертым вховторымн входами т -ых( =2п -1) оц- Рами второго элемента 2 И-ИЛИ, пятый иноразрярных сумматоров 1-ой группы вто- шестой входы узла поцключены к пятымрые вхоцы-ой (=2, и- -1) сумма- .входам соответственна второго и перво- торов по моцулто пва т -ой цополнительной го элементов 2 И-ИЛИ, выхоцы которыхгруппы соецинены с выходами переноса являются соответственно вторым и первымпервых оцноразряцных сумматоров (и - + выхоцами коммутирующего+1 - т )-го одноразрядного сумматора (1 =2,3 1 с) коммутирующие узлы с пе 1 -ой группы, второй вход которого соеци- вого по третий соцержат четырехвхоцовый