Устройство для умножения

ОП ИСАНИЕИЗОБРЕТЕН ИяК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ и 1911514 Союз СоветскихСоциалистчвскнрвслублни(51)М. Кл. 6 06 Р 7/49 фвударетаювй кветвт ььь. Р ае деам завретей етарытйДата олубликования одсаня 07.03.82(71) Заявител Ь 4) уС 0 йС 0 ИНОЖЕНИЯ осущес рандов либо и раллел Изобретение относится к вычислительной технике, предназначено в основном для использования в следящерегулируемых электроприводах переменного и постоянного тока с цифровым управлением, а также в вычисли- . тельных системах управления этими приводами и осуществляет умножение двух чисел в многофазном коде.Известны электроприводы, использующие арифметические устройства, работающие в многофазном коде 0 3.: Эти коды выполняются для систем с основанием и = 4,6,8,10Принцип формирования многофазного кода поясняется на примере пятифаэного кода .(п=10), сигналы которого, а также эквивалентные пятифазному коду цифровые сигналы десятичного кода0 н - "9", приведены в таблице. Экви валентные цифровые сигналы десятичного кода могут быть определены при необходимости двухвходовыми логическими элементами И, в коды которых подаются прямые и инверсные сигналы многофазного кода. Сигналы многофаз" ного кода формируются обычно на вы" ходнык шинах делителей - счетчиков либо кодовых датчиков положения выходного вала электропривода.Известны устройства для умножения, как наиболее распространенной из сложных ариФметических операций ЦВМ, в.значительной степени определяющей ее быстродействие, работающие в сис 1теме с основанием й = 2. В этих устройствах произведение Формируется как сумма частичных произведений мйожимого (или его частей) на цифры множителя, а основные аппаратное средства для реализации алгоритмов умножения состоят из блоков, осуществляю" щих сложение (сумматоры), и блоков,твляющих хранение чисел (опе"результата) и их сдвиг, 121з блоков, осуществляющих паьное сложение во всех разрядах результата умножения 133Бе еэк Редактр А. Лежнина ираж 732 ВНИИПИ Государственного по делам изобретений 3035, Москва, Ж, Ра адписное та СССР ыти наб д. 4/5 лиал ППП "Патент", г. Ужгород, ул. Проектная ю Е %Заказ 1129/40 Т оставитель В. р инехред М.Рейвес Корректор Ю. Макаренкож ь еА коми отк скаяЦель изобретения - сокращение оборудования устройства при работе с многофазными кодами.Указанная цель достигается тем, цто устройство для умножения, содержащее одноразрядные умножители и одноразрядные сумматоры, объединен = "0" + : Яр + рМ = "1" + "б" = Я ( + 01,4 1 Ят(1) (2) 3 911514Использование таких устройств длямногофазного кода требует наличияные цепями распространения переноса,одноразрядные умножители образуютна их входе и выходе преобразоватемматрицу из и рядов и и столбцов (и -леи из одного кода в другой, что зна- разряразрядность операндов) вхо ы кажчительно усложняет устройства и сни- гоа и сни го 1-го одноразрядного сумматоражает быстродействие. Вместе с тем соединесоединены с выходами результата одизвестно, что системы с основанием норазряднн разрядных умножителей 1-го рядаи2 обладают более высоким быстро-го ст б-го стол ца матрицы (1 = 12 п;действием, следовательно, использо- Е,=1. и; 1+8=1- и выхо амивание системы с основанием й=2 неце О пе елесообразно.е 10 переноса одноразрядных умножителей1-го ряда ф)-го столбца матрицы,Наиболее близким к предлагаемомупо технической сущности является уствыходы одноразрядных с ммато овляются выходами устройства со ероиство для умножения, где использу- жит 2 п одноразрядных блоков и еобются одноразрядные матричные умножид о ов преоб 15 разования многофазного ко а в и отели и одноразрядные матричные сумма- межуточный унитарный ко вхо ыторы, работающие в системах цифровоиз которых соединены с разряднымиго кода с основаниеми2, например входами перви первого операнда устройства,и10. Для использования этого уст- а выходы - с вхо- с входами одноразрядныхройства при работе с многофазным ко" о умножителей сй соответствующего столбцадом необходимо преобразовать много- матрицы вход иходы и других одноразрядФазный код в цифровой код, а после ных блоков преобразования многофазвыполнения операции умножения осу- ного кода в ид в промежуточный унитарныйществить сбратное преобразование. Од код соединены си ены с разрядными входаминоразрядные матричные умножители 25 второго операндаранда устроиства, а выхои сумматоры в этом устройстве содер- ды - с входами одами одноразрядных умножижат квадратную матрицу размерами телей соответс вствующего ряда матрицы.й х и, в узлах которой .расположеныдвухвходовые элементы И, выходные устройства для удля умножения для случаяшины которых соединены с выходными в п=3 на фиг, 2 и , - граФические зависишинами через элементы ИЛИ Ц. мости между сигнамежду сигналами пятифазногоОтличительной особенностью одно- кода П 0 01.(4 М у десятичногоразрядного сумматора и умножителя цифрового кода ио кода и промежуточного униявляется высокое быстродействие,что тарного кода на ф . 3определяет быстродействие всего уст- разрядного умножитф , 435г умножителя; на фиг. чройства. Однако в них содержится то же вариант ф5 ббольшое количество элементов. Напри- ципиальные схеые схемы матриц, входящих вмер для одноразрядного сумматора де- состав однорододнородных умножителей; насятичного кода необходимо 120 эле- фиг, 7 - блок-слок-схема одноразрядногоментов И с двумя входами, 10 элемен" сумматора на Ф г 8 9 - бтов ИЛИ с ес4 ОНЕс десятью входами, элемент результата умножения дляя для единиц млад"а для одноразрядного умножителя шего и старшего ра .аршего разрядов в промежунеобходимо 100 двухвходовых элемен- точном коде,тов И, 3 трехвходовых элемента ИЛИ, Построение устройстваие устройства умножения2 девятивходовых элемента ИЛИ, 2 рассмотрим на прим р45отрим на примере трехразрядныходиннадцативходовых элемента ИЛИ и чисел которые поступпо одному двухвходовому, восьмивхо- ном коде (п=10), На в 1 2а входах исодовому, десятивходовому, двенадцати- ;множителей д д д 1 ды) В (Вфвходовому, тринадцативходовому,сем- В ) установлены одно а бы одноразрядные локинадцативходовому, девятнадцативхо преобразования многофа50ия многоюаэного кодадовому, элементу ИЛИ, в промежуточный унитарный код которныи код,рые преобразуют сигналы многофазногокода Я Г, 0 04,каждого разряда в промежутоцнйй код по следую 55щему логическому законуЛогическая функ- ция Цифровойсигналдесятичного коСигнал кода я а аэ аф да"0" ао ОлОй ао аа а., 0 а.5 а 1 Я 1 0 0 01 1 О 0 1 1 1 01 1 1 1 0 0 0 0(38 = 1) множителя В. Аналогичнымобразом осуществляется определениесигналов ВсЙ, Всс бс при других сочетаниях цифр множителя и множимого., Определение сигнала С единиц разряда результата умножения 10осуществляется в каждом квадратетаблицы (Фиг.8) различно. Блок 37определяет сигнал С по сигналам навыходных шинах матриц элементов И.Например, при цифре "2" множимого А 5= 1, Л 5 = 1) и цифре "4" множи. теля В (Ф= 1, В = 0),и = 1 (фиг.5)и,Ь 6 = .1 (фиг.б) в соответствиис первым слагаемым формулы (12) Сд 1.,что полностью соответствует таблице 2 оумножения и соотношениям кодов(фиг.2),В соответствии с таблицей (Фиг.9 определение результата умножения 25 для единиц старшего разряда (десятков для п=10) осуществляется по сигналам на выходных шинахматриц(фиг. 5 и 6). Например, при цифре "5" множимого А (4= 1, Ар = 1) и зо цифре "6" множителя В (6= 1,В 1.= 1) Я = 1 (фиг.5), Ьлп= 1 (фиг.б) и в соответствии с Формулами (16) и (18) фр = 1, ф = О, Этот результат соот 100000 14 10ветствует цифре "3" (фиг.2) десятков результата умножения и т.д.В одноразрядных умножителях 4,5, 6,9 и.,12 результат умножения из про" межуточного кода преобразуется в мно гофазный код по логическим формулам (19) - (22) ..ложение результатов умножения цифр разрядов множимого А на цифры каждого разряда множителя В с учетом неооходимого сдвига цифры каждого разряда множителя В и с учетом необходимого сдвига на один разряд осуществляется в сумматорах 18,24, 30,34 и 36. При этом в каждый сумматор одно слагаемое поступает в многофазном коде, а все другие - в промежуточном коде, что исключает необходимость преобразования кодов.Таким образом, предлагаемое устройство умножения использует одноразрядные умножители и сумматоры многофазного кода, которые содержат меньше оборудования, чем известные схемы. Например, при реализации трехраэрядного умножителя пятифазного кода(п=10) известная схема требует 2745 логических элементов, иэ которых 2360 двухвходовых элемента И, а остальные - многовходовые элементы ИЛИ, а предлагаемая требует 1760 логических элементов, иэ которых 1054 двухвходовых элемента И,а остальные многовходовые элементы ИЛИ.11 чФормула изобретения Устройство для умножения, содержащее одноразрядные умножители и одноразрядные сумматоры, объединенные цепями распространения переноса,одноразрядные умножители образуют матрицу иэ и рядов и и столбцов (ираэрядность операндов), входы.,каждого 1-го одноразрядного сумматора соединены с выходами результата одноразрядных умножителей 1-го ряда 1-го столбца матрицы 1 = 1, ,2 п;1, 3 =1п, 1+0=1-1) и выходами переноса одноразрядных умножителей 1 с-го ряда (1-1)-го столбца матрицы, выходы одноразрядных сумматоров явля ются выходами устройства, о т л ич а ю щ е е с я тем, что, с целью .сокращения оборудования устройства при работе с многофазными. кодами,оно содержит 2 п одноразрядных блоков преобразования многофазного кода в промежуточный унитарный код, входы 1 П иэ которых соединены с разрядными Входами первого операнда устройства,11514а выходы - со входами одноразрядныхумножителей соответствующего столбцаматрицы, входы и других одноразрядныхблоков преобразования многофазного ко 5 да в промежуточный унитарный кодсоединены с разрядными входами второго операнда устройства, а выходысо входами одноразрядных умножителейсоответствующего ряда матрицы.. Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРЬ 621090, кл. Н 03 К 13/20, 1974.2. Чирков М.К. и Шауман А,М. Осно15 вы функциональной структуры вычислительных машин, Л., Изд-во ЛГУ, 1974,с, 125- 1333. Рабинер Л. и Гоулд Б. Теорияи применение цифровой обработки сигМ "Мир", 1978, с, 563-580.Прангишвили И,8. и др. Микроэлектроника и однородные структурыдля построения логических и вычислительных устройств. М., "Наукаф, 1967,а с. 178-182, рис. 4-36, 4-37 (прототип) .