Устройство для сравнения двоичных чисел

)5 6 06 Р 7/04 Б ЕТЕН К АВТО МУ СВИДЕТЕЛЬС мона ли ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕВЕДОМСТВО СССР(56) 1. Авторское свидетельство СССРВ 1285462, кл. 6 06 Р 7/04, 1985,2,Авторское свидетельство СССРМ 1383335, кл. 6 06 Е 7/04, 1986.(54) УСТРОЙСТВО ДЛЯ СРАВНЕНИЯ ДВОИЧНЫХ ЧИСЕЛ(57) Изобретение относится к автоматике ивычислительной технике и предназначено Изобретение относится к автоматике и вычислительной технике и предназначено для сравнения трех двоичных чисел с выбором максимального, минимального или среднего из них, Ввод-вывод данных осуществляется в параллельном коде. Изобретение может быть использовано в системах цифровой обработки изображений для ранговой (например, медианной) фильтрации, а также в системах распознования образов для аппаратной реализации алгоритмов динамического программирования.Целью изобретения является повышение быстродействия устройства за счет организации конвейерной обработки информации,Структурная схема устройства для обработки 8-разрядных чисел представлена на фиг.1, На фиг.2 и 3 представлены схемы для сравнения трех двоичных чисел с выбором максимального, минимального или среднего из них. Изобретение может быть использовано в системах цифровой обработки изображений для ранговой (например, медианной) фильтрации, а также в системах распознавания образов для аппаратной реализации алгоритмов динамического программирования, Цель изобретения повышение быстродействия устройства за счет организации конвейерной обработки данных. Устройство содержит блоки анализа, блок дешифрации, выходной коммутатор и две треугольных матрицы регистровых дулей, Устройство обеспечивает выдачу выход минимального, максимального и среднего из трех чисел, 12 ил. соответственно первого 1 блока анализа Я и остальных 2 - 8 блоков анализа Я. Функциональная схема блоков переноса ОС, входя-, щих в состав блоков анализа Я со 2- го пб 8-й, показана на фиг,4, На фиг.5 представлен регистровый модуль б, на фиг,б - выходной коммутатор, на фиг.7 - один разряд выходного коммутатора. Блок дешифрации представлен на фиг.8, таблица истинности, описывающая работу блока дешифрации, представлена на фиг,9. Вариант реализации дешифратора на основе программируемой логической матрицы (ПЛМ) приведен на фиг,10, а фиг,11 содержит схему дешифратора, построенного на стандартных логических элементах. Временная диаграмма работы устройства приведена на фиг.12,Устройство содержит 8 блоков анализа 1 - 8 (Я, см,фиг.1), первую треугольную мат1805463 д и) 67,О т Составитель О. ПодрубныйТехред М,Моргентал Корректо етра едакто зВН л, Гагарина, 101 роизводственно-издательский комбинат "Патент", г, Ужго Тираж Подписное Государственного комитета по изобретениям и открытиям при ГКНТ ССС 113035, Москва, Ж, Раушская наб 4/5рицу регистровых модулей М, содержащую рой У и третий Е выходы данных блоков регистровые модули 1,2-1.8, 2.3 - 2.8, 3.4 - анализа 1 - 8 (см. фиг.2,3) соединены соот.8, 4.5 - 4,8, 5,6 - 5,8, 6,7 - 6.8, 7.8, всего семь ветственно со входами А, В, С регистровых рядов по(8-) регистровых модулей в каждом модулей (2,1), (3,2), (4.3), (5.4), (6.5), (7.6), (8,7), ряду, где ) - номер ряда, вторую треуголь (9.8).ную матрицу регистровых модулей М, со- Первыйблоканализа 1(фиг,2)содержит держащую регистровые модули 2,1, 3.1-3.2, регистровый модуль 19 (М) и элементы И - 4,1 - 4.3, 5.1 - 5,4, 6.1 - 6.5, 7,1 - 7,6, 8.1 - 8.7, НЕ 20 - 22, причем входы данных А, В, С 9,1 - 9.8, всего 8 рядов по) регистровых мо- первого блока анализа соединены со входа- дулей в клей в каждом ряду, где ) - номер ряда, 10 ми данных регистрового модуля 19, первый блок дешифрации 10 (ОЯ) и выходной 8-раз- выход Х регистрового модуля 19 соединен с рядный коммутатор 11 (К), причем первый первым выходом данных Х блока анализа Ч 1, второй Ч 2 и третий ЧЗ выходы переноса 1, первый инверсный выход В регистриру- -го блока анализа Я ( = 1,27) соединены емого модуля 19 соединен с первыми вхосоответственно с первым Р 1, вторым Р 2 и 15 дами элементов И - НЕ 20 и 21, второй третьим РЗ входами переноса (+1)-го блока прямой выход У регистрового модуля 19 анализа Я, выходы переноса Ч 1 - ЧЗ 8-го бло- соединен со вторым выходом данных У ка анализа Я соединены соответственно со блока анализа 1 и со вторым входом элевходами Е 1 - ЕЗ блока дешифрации 10 (ОЯ), мента И - НЕ 20, второй инверсный выход Я первый У 1 и второй У 2 управляющие входы 20 регистрового модуля 19 соединен с первым которого являются входами 12 и 13 задания входом элемента И - НЕ 22, третий прямой режима работы устройства. Первый А, вто- выход Е регистрового модуля 19 соединен сВ третий С входы данных первого третьим выходом данных Е блока анализа 1- Е 21 и блока анализа 1 (см. фиг.2) соединены со исо вторыми входамиэлементов И - Н и входами первых разрядов 14,1, 15,1, 16.1 25 22, выходы элементов И - НЕ 20 - 22 являются (А 1,В 1,С 1)соответственно первого, второго соответственно первым Ч 1, вторым Ч 2 и и третьего числа, входы данных А,В,С реги- третьим ЧЗ выходами переноса первого блостровых модулей 1.2 - 1,8 первого ряда пер- ка анализа 1,вой треугольной матрицы соединены со Блоки анализа 2 - 8 содержат каждый входами 14,2-14,8, 15.2 - 15,8, 16.2-16,8 со два регистровых модуля 23 и 24 (фиг.З) и три т етствующих разрядов первого, второго блока переноса 25 - 27 (ОС), причем входыя 2 и третьего числа, которые являются входа- данных А, В, и С регистрового модуля 3 ми устройства, Первый О 1, второй 02 и соединены соответственно со входами петретии вых ьОЗ выходы блока дешифрации 10 реноса Р 1, Р 2 и РЗ блока анализа, входыя 24 (ОЯ) соединены соответственно с первым 35 данных А, В, и С регистрового модуля С 1, вторым С 2 и третьим СЗ входами управ- соединены соответственно со входами данления коммутатором 11 (К), выходы В 1-В 8 ных А, В, и С блока анализа, первый Х, второй которого являются выходами 17,1 - 17.8 уст- У и третий Е прямые выходы регистрового ройства, модуля 23 соединены с первыми входамиКаждый регистровый модуль М содер блоков переноса 25-27 соответственно, жит(см, фиг,5) три триггера 18, информаци- первый прямой выход Х регистрового моонные входы О которых являются входами дуля 24 соединен с первым выходом данданных А,В,С регистрового модуля, прямые ных Х блока анализа и со вторыми входами и инверсные выходы триггеров являются блоков переноса 25 и 26, второй прямой прямыми Х, У, Е и инверсными В, Я, Т выхо выход У регистрового модуля 24 соединен дами регистрового модуля, входы С синхро- со вторым выходом данных У блока анализа низации триггеров объединены и являются и со вторым входом блока переноса 27, втовходом синхронизации Я регистрового мо- рой инверсный выход Я регистрового моду- дуля, При этом внутри треугольных матриц ля 24 соединен с третьим входом блока выходы Х, У, Е регистровых модулей пред переноса 25,третий прямой выходЕ регистыдущего ряда соединены соответственно со рового модуля 24 соединен с третьим выховходами А, В, С регистровых модулей по- дом данных Е блока анализа, третий следующего ряда, выходы Х, У, Е регистро- инверсный выход Т регистрового модуля 24 вых модулей (1.2), (2,3), (3,4), (4,5), (5.6), соединен с третьими входами блоков пере- (6,7), (7.8) соединены соответственно со 55 носа 26 и 27, выходы блоков переноса 25,26 входами данных А, В, С блоков анализа и 27 являются соответственно первым Ч 1.2 - 8, выходы Х, У, Е регистровых модулей вторым Ч 2 и третьим ЧЗ выходами переноса 9.1-9,8 соединены соответственно со вхо- блока анализа,дами данных Ч 1, Ч 2, ЧЗ соответствующих Каждый блок переноса ОС содержит разрядов коммутатора 11 (К), первый Х, вто- элементы И - НЕ 28-31 (фиг.4), причем первый вход 32 блока переноса соединен с первыми входами элементов И - НЕ 28 и 29, второй вход 33 блока переноса соединен совторым входом элемента И - НЕ 29 и с первым входомэлемента И - НЕ 30, третий вход34 блока переноса соединен со вторыми входами элементов И - НЕ 28 и 30, выходы элементов И - НЕ 28, 29 и 30 соединены совходами элемента И - НЕ 31, выход которого является выходом 35 блока переноса.Блок дешифрации (фиг.8) содержит регистровый модуль, образованный триггерами 36, 37, 38, и дешифратор 39 (00), причем первый 21, второй 22 и третий 23 входы блока дешифрации соединены с О-входамисоответственно триггеров 36, 37, 38, выходы которых соединены соответственно с первым 21, вторым.22 и третьим 23 входами дешифратора 39, четвертый У 1 и пятый У 2 входы которого соединены соответственно с первым У 1 и вторым У 2 управляющими входами блока дешифрации, первый 01, второй 02 и третий 03 выходы дешифратора 39 являются соответствующими выходами блока дешифрации, Входы синхронизации Я всех регистровых модулей М в устройстве объединены и соединены со входом синхронизации Я устройства (на фиг.1 цепи синхронизации не показаны). 10 15 20 25 Коммутатор 11 (К) содержит 8 разрядов (фиг.б), причем каждый разряд КЯ содержит элементы И - НЕ 40 - 43(фиг,7), первые входы элементов И - НЕ являются соответственно первым Ч 1, вторым Ч 2 и третьим ЧЗ входами данных разряда коммутатора, вторые входы элементов И - НЕ 40 - 42 являются соответственно первым С 1, вторым С 2 и третьим СЗ входами управления разрядов коммутатора, выходы элементов И - Н Е 40 - 42 соединены со входами элемента И - НЕ 43, выход которого является выходом Р разряда коммутатора,Дешифратор в виде ПЛМ представлен на фиг.10, возможный вариант реализации дешифратора на стандартных логических элементах, представленный на фиг,11, содержит пять инверторов 44 - 48, шесть элементов ИЛИ 49 - 54, двенадцать элементов ИЛИ - НЕ 55 - бб,Режим работы устройства задается внешними управляющими сигналами У 1 и У 2, поступающими на входы 12 и 13 устройства, причем комбинация У 1-"0", У 2-"0" задает режим вычисления максимального из трех вхсдных чисел, У 1-"0", У 2-"1" - режим вычисления минимального из трех чисел, У 1="1", У 2="0" - режим вычисления среднего значения (медианы) из трех входных чисел. 30 35 40 45 50 55Для сравнения трех чисел А, В, С между собой достаточно определить знаки 21, 22 и 23 попарных разностей соответственно А - В, В - С и А - С, Например, комбинация 21 = 22 = 23 = 0 означает, что А-ВО, В - С 0 и А - СО, откуда однозначно следует, что АВ, ВС, АС, т.е, АВС (см. таблицу на фиг.9). Поэтому, если У 1, У 2 = 0,1, то на выход устройства в этом случае необходимо выдать меньшее из трех входных чисел, то есть С,Как известно, определение разности двух чисел А и В выполняется путем суммирования числа А с числом "-В", которое формируется путем инвертирования всех разрядов числа А и добавления "1" в младший разряд (в соответствии с правилами преобразования прямого кода числа в дополнительный), Поскольку численное значение разности А - В нас в данном случае не интересует, а интересует только знак, то в устройстве реализованы только цепи формирования переноса при вычислении разностей А - В, В - С и А - С, При вычислении знака разности А-В перенос в 1-м разряде формируется из входного переноса рн из (1-1)-го разряда и из значений аь Ь 1-х разрядов чисел А и В в соответствии с выражениемр; = аЬ+а 1 рн+Ьрн, (1) при этом использование в (1) инверсного значения 1-го разряда числа В определяется тем, что вычисляется именно разность (а не сумма) чисел А и В. Выражение (1) может быть записано в виде р = (аЬ)(арн)(Ь ри),(2) которое определяет схемы блоков формирования переносов на фиг,3,4. В случае рн = =1, что имеет место при обработке самых младших разрядов (вычисляется А-В= =А+(- В)=А+(В+1 младшего разряда) р=а+Ь=аЬ.(3) Выражение (3) определяет схемы формирования переносов в первом блоке анализа 1 (фиг,2). Можно показать, что при вычислении разности А - В знак этой разности равен инверсному значению переноса. формируемого при обработке самых старших (в нашем примере на фиг,1 - восьмых) разрядов чисел А и В.Устройство работает следующим образом. В каждом 1-м такте на входы 14, 15, 16 устройства поступают в прямом коде входные 8-разрядные операнды А(1), В(1) и С(1),где- номер очередного набора входных данных в соответствии с временной диаграммой на фиг.12: в первом такте - А(1), В(1) и С(1), во втором - А(2), В(2) и С(2), и т,д., в г-м такте - А(г), В(г) и С(г). По фронту синхросигнала Я в г-м такте происходит запись всех разрядов входных операндов А(г), В(г), С(г) в регистровые модули 1,2 - 1.8 и в регистровый модуль первого блока анализа 1, после чего выполняется обработка первых (младших) разрядов операндов А(г), В(г) и С(г), на выходах Х, У, 2 первого блока анализа 1 появляются первые разряды операндов А(г), В(г), С(г), на выходах Ч 1, Ч 2, ЧЗ первого блока анализа появляются сигналы переноса Р 1 дв, Р 1 дс, Р 1 вс, на выходах регистровых модулей 1.2 - 1,8 появляются разряды со 2-го по 8-й входных операндов А(г), В(г), С(г). В следующем (г+1)- м такте операнды А(г), В(г), С(г) переписываются в регистровые модули М второй строки 2,1, 2.3 - 2.8 и в первый регистровый модуль второго блока анализа 2, выполняется обработка вторых разрядов операндов А(г), В(г), С(г) и формируются на выходах Ч 1, Ч 2, ЧЗ второго блока анализа сигналы переносов Р 2 гдв, Р 2 дс и Р 2 вс, Одновременно в регистровые модули первой строки 1.2 - 1.8 и в первый блок анализа 1 записываются соответствующие разряды входных операндов А(г+1), В(г+1), С(г+1), на выходах Ч 1 - ЧЗ первого блока анализа формируются сигналы переносов Р 1 дв. Р 1 дс и Р 1 всг+1 г+1 г+1 Далее обработка происходит конвейерным образом, причем в (г+2)-м такте на выходах блока анализа 1 формируются сигналы Р 1 дв, Р 1 дс, Р 1 г вс. на выходах блокаг+1 анализа 2 формируются сигналы Р 2 дв Р 2 г дс, Р 2 вс, на выходах блока анализа 3 формируются сигналы РЗгдв, РЗдс, РЗвс, и т,д, В (г+7)-м такте на выходах Ч 1 - ЧЗ блока анализа 8 формируются сигналы переносов Р 8 дв, Р 8 гдс, Р 8 вс(которые, как отмечалось выше, являются инверсными значениями знаков соответственно разностей А(г)-В(г), А(г)-С(г) и В(г)-С(г), на выходах Х, У, 2 регистровых модулей 8.1 - 8,7 и блока анализа 8 появляются соответствующие разряды операндов А(г), В(г) и С(г). Указанные разряды в (г+8)-м такте перепишутся в регистровые модули 9-й строки 9.1 - 9,8 и поступят на информационные входы коммутатора 11, Одновременно сигналы с выходов Ч 1 - ЧЗ блока анализа 8 запишутся в регистровый модуль блока дешифрации (в триггеры 36 - 38), проинвертируются на инверсных выходахтриггеров 36 - 38 (тем самым будут сформированы истинные значения знаков разностей А(г)- В(г), А(г)-С(г) и В(г)-С(г) и поступят на входы 21, 22, 23 дешифратора. Дешифратор ра 5 10 15 20 25 30 35 40 45 50 гического элемента, Использование в регистровых модулях триггеров, работающих по фронту синхросигнала Я и организованных по схеме "трех триггеров" позволяет оценить быстродействие триггеров величиной 5 55 т, в том числе 1 т - время предустанова информации на О-входе триггера относительно фронта синхросигнала, 4 г - задержка переключения состояния выхода триггера относительно фронта синхросигнала, В ботает в соответствии с таблицей истинности (фиг, 9), где 21, 22, 23 - знаки разностей соответственно А(г)-В(г), А(г)-С(г), В(г)-С(г); У 1, У 2 - входные управляющие сигналы; 01, 02, ОЗ - сигналы управления коммутатором 11, формируемые на выходах дешифратора; графа "Комментарии" содержит результаты сравнения операндов А, В, С между собой, определенные на основе значений 21, 22, 23, Значок Х в графе "Комментарии" означает, что указанная комбинация 21, 22, 23 не может быть получена ни при каких значениях А, В, С (при условии исправности всех элементов устройства). Значение 01 = "1" - определяет выдачу на выход коммутатора 11 операнда А, 02="1" - операнда В, 03 = "1" - операнда С. Никакие два из сигналов 01, 02, ОЗ не могут одновременно иметь единичные значения, Таблица истинности на фиг. 9 может быть реализована в виде либо ПЛМ (фиг, 10), либо в виде комбинационной схемы (фиг, 11), Процедуры синтеза ПЛМ или комбинационных схем (фиг.10. 11) на основе заданной таблицы истинности известны и здесь не рассматриваются,Сигналы 51, 02, 03, сформированные дешифратором в (г+8)-м такте, поступают на управляющие входы С 1, С 2, СЗ коммутатора 11, в результате чего на выходы В 1 - Й 8 этого коммутатора выдаются разряды одного из чисел А(г), В(г), С(г) в зависимости от управляющих сигналов У 1, У 2 и значений А(г), В(г), С(г).Таким образом. предложенное устройство обеспечивает выдачу на выход минимального, максимального или среднего из трех чисел. поступивших на входы. Быстродействие устройства определяется минимальным временем цикла Тз основного синхросигнала Я и зависит от максимальной задержки переключения комбинационной цепи, включенной между триггерами регистровых модулей, Анализ описанной выше функциональной схемы показывает, что комбинационные цепи в устройстве содержат не более двух ярусов логических элементов, то есть переключаются за время 2 х, где г - задержка переключения одного лоэтом случае минимальный период синхросигнала можно оценить величиной Тз = 5 т+2=7 т, Производительность устройства составит 01=(1/Тз)=(1/7 т). При х=5 нс 01== 30 млн оп/с и не зависит от разрядности 5входных операндов, В устройстве - прототипе простой подсчет показывает, что выходы устройства будут пере- ключаться сзадержкой Т=с 1+(и)т 2+13+14= 2 х+(и -1)З т+2 х+1 т=(Зп+2) т, где т 1 - задержка 10переключения сигналов на выходах первого блока анализа; т 2 - задержка переключения сигналов на выходах блоков анализасо 2-го по и-й; 13 - задержка переключениясигналов на выходах блока дешифрации; 15с 4 - задержка переключения выходного коммутатора.При т = 5, п=8 получаем Т 2=130 нс,02==8 млн оп/с.При т = 5, п=16 получаем Т 2=250 нс, 2002 =4 млн оп/с,Выигрыш по производительности очевиден, при этом выигрыш тем больше, чембольше разрядность входных операндов,Предложенное устройство эффективно 25реализуется в виде большой интегральнойсхемы, При использовании предложенногоустройства для выполнения заданного объема операций при обработке большего количества данных в реальном масштабевремени экономия может возникнуть засчет использования меньшего количестваустройств обработки, каждое из которыхимеет более высокую производительность.35Формула изобретения1, Устройство для сравнения двоичных чисел, содержащее и блоков анализа, где и - разрядность сравниваемых чисел, блок дешифрации и выходной п-разрядный 40 коммутатор, причем первый, второй и третий выходы переноса -го блока анализа (1= 1,2, и) соединены соответственно с первым, вторым и третьим входами переноса (1+1)-го блока анализа, выходы переноса 45 и-го блока анализа - с соответствующими информационными входами блока дешифрации, первый и второй управляющие входы которого являются входами задания режима устройства, первый, второй и тре тий выходы блока дешифрации соединены соответственно с первым, вторым и третьим входами управления разрядов коммутатора, выходы которого являются выходами устройства, о т л и ч а ю щ е е с я тем, что, с 55 целью повышения быстродействия за счет организации конвейерной обработки данных, в него введены первая треугольная матрица регистровых модулей, состоящая из ирядов регистровых модулей по и-) регистровых модулей в каждом ряду ) - номер ряда), вторая треугольная матрица регистровых модулей. состоящая из и рядов регистровых модулей по ) регистровых модулей в каждом ряду ) - номер ряда), каждый регистровый модуль содержит три триггера, информационные входы которых являются соответствующими входами данных регистрового модуля, прямые и инверсные выходы триггеров - соответствующими прямыми и инверсными выходами регистрового модуля, входы синхронизации триггеров объединены и являются входом синхронизации регистрового модуля, причем выходы О, к)-го регистрового модуля соединены с соответствующими входами данных +1,Ц-го регистрового модуля, первый, второй и третий выходы ), )+1)-го регистрового модуля первой треугольной матрицы соединены соответственно с первым, вторым и третьим входами данных 0+1)-го блока анализа )=2. и), первый, второй и третий выходы (и, к)-го регистрового модуля второй треугольной матрицы соединены соответственно с первым, вторым и третьим входами данных 1-го разряда коммутатора (1=1, и). первый, второй и третий выходы данных -го блока анализа соединены соответственно с первым, вторым и третьим входами данных О, Д-го регистрового модуля второй треугольной матрицы )=1 и), первый, второй и третий входы данных первого блока анализа соединены с входами первых разрядов соответственно первого, второго и третьего чисел устройства, первый, второй и третий входы данных 1-го регистрового модуля первого ряда первого треугольного массива соединены соответственно с входами 1-х разрядов первого, второго и третьего чисел (1=2 и) устройства, первый блок анализа содержит регистровый модуль и три элемента И-НЕ. причем первый, второй и третий входы данных первого блока анализа соединены соответственно с первым, вторым и третьим входами данных регистрового модуля первого блока анализа, первый прямой выход регистрового модуля первого блока анализа с первым выходом данных первого блока анализа, первый инверсный выход - с первыми входами первого и второго элементов И-НЕ, второй прямой выход - с вторым выходом данных первого блока анализа и с вторым входом первого элемента И - НЕ, второй инверсный выход - с первым входом третьего элемента И - НЕ, третий прямой выход - с третьим выходом данных первого блока анализа ивторыми входами второго и третьего элементов И-НЕ, выходы первого, второго и третьего элементов И - НЕ являются соответственно первым, вторым и третьим выходами переноса первого блока анализа, остальные блоки анализа содержат каждый два регистровых модуля и три блока переноса, причем первый, второй и третий входы данных первого регистрового модуля блока анализа соединены соответственно с первым, вторым и третьим входами переноса блока анализа, первый, второй и третий входы данных второго регистрового модуля блока анализа - соответственно с первым, вторым и третьим входами данных блока анализа, первый, второй итретий прямые выходы первого регистрового модуля блока анализа - с первыми входами соответственно первого, второго и третьего блоков переноса, первый прямой выход второго регистрового модуля - с первым выходом данных блока анализа и вторыми входами первого и второго блоков переноса, второй прямой выход - с вторым выходом данных блока анализа и вторым входом третьего блока переноса, второй инверсный выход второго регистрового модуля соединен с третьим входом первого блока переноса, третий прямой выход - с третьим выходом данных блока анализа. третий инверсный выход - с третьими входами второго и третьего блоков переноса, выходы первого, второго и третьего блоков переноса являются соответственно первым, вторым и третьим выходами переноса блока анализа, каждый блок переноса содержит четыре элемента И - НЕ, причем первый вход блока переноса соединен с первыми входами первого и второго элементов И-НЕ, второй вход - с вторым входом второго элемента И - НЕ и первым входом третьего элемента И-НЕ, а третий вход - с вторыми входами первого и третьего элементов И - НЕ, выходы первого, второго и третьего элементов И - НЕ соединены с входами четвертого элемента И - НЕ, выход четвертого элемента И - НЕ является выходом блока переноса, блок дешифрации содержит регистровый модуль и дешифратор, причем первый, второй и третий входыблока дешифрации соединены с первым, вторым и третьим входами регистрового модуля, первый, второй и третий выходы которого соединены соответственно с первым, вторым и третьим входами дешифратора, четвертый и пятый входы которого соединены соответственно с первым и вторым управляющими входами блока дешифрации, первый, второй и третий выходы дешифратора являются соответственно первым, вторым и третьим выходами блока дешиф 5 10 15 20 рации, входы синхронизации всех регистровых модулей в устройстве объединены и соединены с входами синхронизации устройства.2. Устройство по п,1, от л и ч а ю щеес я тем, что каждый разряд коммутатора содержит четыре элемента И - НЕ, причем первые входы первого, второго и третьего элементов И - НЕ являются соответственно первым, вторым и третьим выходами данных разряда коммутатора, а вторые входы - соответственно первым, вторым и третьим входами управления разряда коммутатора, выходы первого, второго и третьего элементов И - НЕ соединены с входами четвертого элемента И - НЕ, выход которого является выходом разряда коммутатора,3, Устройство по п,1, о т л и ч а ю щ е ес я тем, что дешифратор реализован в виде программируемой логической матрицы,4, Устройство по п,1, о т л и ч а ю щ е ес я тем, что дешифратор содержит пять элементов НЕ, шесть элементов ИЛИ, двенад цать элементов ИЛИ - НЕ, причем первыйвход дешифратора соединен с входом первого элемента НЕ и с первыми входами первого - пятого элементов ИЛИ - НЕ, второй вход дешифратора соединен с входом вто рого элемента НЕ. с вторыми входами первого, третьего и пятого элементов ИЛИ - НЕ и с первыми входами шестого и седьмого элементов ИЛИ - НЕ, третий вход дешифратора - с входом третьего элемента НЕ, с 35 третьим входом третьего, вторыми входамишестого и седьмого элементов ИЛИ - НЕ и первыми входами восьмого и девятого элементов ИЛИ - НЕ, выход первого элемента НЕ соединен с третьим входом шестого и 40 вторыми входами восьмого и девятого элементов ИЛИ - НЕ и первыми входами десятого и одиннадцатого элементов ИЛИ - НЕ, выход второго элемента НЕ - с вторыми входами второго, десятого, одиннадцатого, 45 третьим входом девятого и с первым входомдвенадцатого элементов ИЛИ - НЕ, выход третьего элемента НЕ соединен с третьими выходами второго, пятого и одиннадцатого элементов ИЛИ - НЕ и вторыми входами чет вертого и двенадцатого элементов ИЛИ -НЕ, четвертый вход дешифратора - с входом четвертого элемента НЕ и первыми входами первого и второго элементов ИЛИ, пятый вход дешифратора - с входом пятого эле мента НЕ и вторым входом первого и первым входом третьего элементов ИЛИ, выход четвертого инвертора соединен с вторым входом третьего элемента ИЛИ, выход пятого инвертора - с вторым входом второго элемента ИЛИ, выход первого элемента13 1805463 14 15 ОУЙ 3 ЮЙ 1 Я.1 ЯИКИ 1 Ж 1 У Ы ТЗИТ 31 ИБХЯХ 1 б 1 Й)И 1 ИЙЯ ИЛИ - с третьими входами первого, восьмого и двенадцатого элементов ИЛИ - НЕ, выход второго элемента ИЛИ - с четвертыми входами второго, третьего, пятого, шестого, девятого и одиннадцатого элементов ИЛИ - 5 НЕ, выход третьего элемента ИЛИ - с третьими входами четвертого, седьмого и десятого элементов ИЛИ-НЕ, выходы первого, второго, шестого и десятого элементов ИЛИ - НЕ - с входами четвертого элемента 10 ИЛИ, выход которого является первым выходом дешифратора, выходы третьего, четвертого, восьмого и одиннадцатого элементов ИЛИ - НЕ - с входами пятого элемента ИЛИ, выход которого является вторым выходом дешифратора, выходы пятого, седьмого, девятого и двенадцатого элементов ИЛИ - НЕ - с входами шестого элемента ИЛИ, выход которого является третьим выходом дешифратора,