Устройство для управления резервированной вычислительной системой

1755399 Е 84 Корректор Н.Бучо Ред А.Лежнина аказ 2900 Тираж Подписное 8 НИИПИ Государственного комитета по изобретениям и открц-иям при ГКНТ ССС 113035, Москва. Ж, Раушская наб 4/5 Производственно-издательский комбинат "Патент", г, Ужгород, ул,Гагарина, 101 37 .3 Составитель И.ШубинскТехред М.Моргенталнадцатого элемента И и третьим входам восьмого и девятого элементов И, к вторым входам шестнадцатого, семнадцатого и восемнадцатого элементов И подключены соответственно выходы четвертого. пятого и шестого элементов И,.а выходы шестнадцатого, семнадцатого и восемнадцатото элементов И подключены к первому, второму и третьему входам тринадцатого элемента ИЛИ соответствейно, выход которого подключен к входам" сА 6 ига третьего и пятого регистров.Недостатком известной вычислительной машины является низкая достоверность обнаружения отказа процессоров, обусловленная жестким критерием обнаружения факта отказа каждого из резервируемых процессоров, Это делает невозможным учет индивидуальных особенностей каждого из резервируемых процессоров в отношении надежности его функционирования, Йапри- мер, высокая интенсивность сбоев какого- либо из резервируемых процессоров повышает вероятность несовпадения результатов работы взаимопроверяемых процессоров, если указанный резервируемый процессор работает в паре, Такая ситуация характеризуется высокой вероятностью ошибочного обнаружения отказа соответствующего резервируемого процессора, что является весомым аргументом против использования данной вычислительной системы.Целью изобретения является повышение достоверности обнаружения отказа процессоров путем обеспечения возможности изменения критерия обнаружения отказа для каждого из резервйруемых процессоров,Указанная цель достигается тем, что в устройство введена группа блоков обнаружения отказов, каждый из которых содержит регистр проверок, дешифратор проверок, регистр сдвига, регистр пороговых значений, регистр сдвига, сумматор-вычитатель, схему сравнения, группу элементов И, элемент ИЛИ, первый и второй элементы И, выходы которых подключе. ны соответственно к входу записи и входу сдвига регистра сдвига, выходы разрядов которого подключены к первым входам элементов И группы блока обнаружения отказа, к вторым входам которых подключены выходы дешифратора проверокинформационный вход которого подключен к выходу регистра проверок, выходы элементов И. группы блока обнаружения отказа подключены к соответствующим входам элемента ИЛИ, выход которого соединен с входом вычитания сумматора-вычитателя, вход сложения которого соединен с выходом первого разряда регистра сдвига, а выход - с первым информационным входом схемы сравнения, второй информационный вход 5 которого подключен к выходу регистра пороговых значений, а выход схемы сравнения является выходом отказа блока обнаружения отказа группы, причем выходы отказа блоков обнаружения отказа подключен к 10 вторым входам соответствующих элементовИЛИ третьей группы, выходы разрядов регистра хранения кодов назначения подключены к входам задания режима соответствующих блоков обнаружения от каза группы, входы взаимопроверок кото рых соединены с одноименным входомустройства, а выход элемента ИЛИ устройства подключен к входам анализа блоков обнаружения отказа группы, причем в каж дом блоке обнаружения отказа группы вхо- .ды анализа и взаимопроверок подключены к первым входам соответственно первого и второго элементов И, вторые входы которых соединены с входом задания режима 25 блока обнаружения отказа.На фиг,1 представлена схема резервированной вычислительной системы; на фиг.2 - схема устройства управления; на фиг,З - схема блока обнаружения отказа; на 30 фиг.4 - временные диаграммы работы устройства управления; на фиг.5 - временные диаграммы работы блока обнаружения отказа.Резервированная вычислительная сис тема(фиг,1) содержит первый, второй и третий резервируемые процессоры 1, 2 и 3, информационные выходы которых через первый, второй и третий коммутаторы 4, 5 и 6 вывода информации подключены к входам 40 первого и второго модулей 7 и 8 памяти,выходы которых через первый, второй и третий коммутаторы 9, 10 и 11 ввода информации подключены к информационным входам резервируемых процессоров 1, 2 и 45 3, контрольные выходы которых подключены к первому, второму и третьему входам 12, 13 и 14 устройства 15 управления, первая, вторая и третья группы выходов 16, 17 и 18 которого подключены к управляющим груп пам входов первого, второго и третьего резервируемых процессоров 1, 2 и З,.а четвертая группа выходов 19 подключена к группе управляющих входов четвертого коммутатора 20 вывода информации, пер вый, второй и третий входы которого подключены к информационным выходам первого, второго и третьего резервируемых процессоров 1, 2 и 3. а первый и второй выходы - к первому и второму входам блока .21 сравнения, выход которого подключен кчетвертому входу 22 устроиства 15 управле- ственно первого, вторОго и третьего резерния, пятый, шестой и седьмой выходы 23,24 вируемых процессоров 1. 2 и 3. поступаю- и 25 которого подключены к управляющим щиеотвнутреннего контроля с контрольных входам первых, вторых и третьих коммута выходов процессоров, 71, 72, 73 - сигналы о торов ввода 9, 10 и 11 и вывода 4, 5 и 6 неисправности соответственно первого, информации, а пятая. шестая и седьмая второго и третьего резервируемых процес- группы входов 26, 27 и 28 устройства 15 саров 1, 2 и 3, формирующиеся соответступравления подключены к группам управля венно на первом, втором и третьем выходах ющих выходов первого, второго и третьего . третьего регистра 41 устройства 15 управле резервируемых процессоров 1, 2 и 3. ния; 22 - сигналы несовпадения результаУстройство управления (фиг,2) содер- тов работы взаимопроверяемых жит счетчики 29,. блоки 30 сравнения, пер- процессоров. поступающие от блока сраввый регистр 31, элемент ИЛИ 32 и ЗЗ. второй 15 нения 21, 23, 24 и 25- сигналы управления регистр 34, элемент ИЛИ 35, элемент И Зб, первыми, вторыми и третьимикомйутатора- первые входы 37 блоков 38 обнаружейия . ми ввода 9, 10, 11"и вывода 4, 5, 6 информаотказа, их выходы 39, элементы ИЛИ 40, ции, поступающие науправляющие входы третий регистр 41, элемент ИЛИ 42; элемент коммутаторов,74. 75, 76- сигналы останова И 43, четвертый регистр 44, подключенный 20 первого, второго и третьего резервируемых выходом 45 к второму входу блоков 38 обнб- процессоров 1, 2, 3 соответственно, постуружения отказа, элемент И 46, элемент ИЛИ пающие по первым шинам первой, второй и 47, выход 48 которого подключен к третьимтретьей групп выходов 16, 17, 18 устройства входам блоков обнаружения отказа. содер-15 управления; 77, 78, 79 - сигналы пуска жащих (фиг.З) регистр 49, дешифратор 50; 25 соответственно первого, второго итретьего элементы И 51, второй регистр 52, элементы резервируемых процессоров 1, 2 и 3, посту- И 53, 54, элемент ИЛИ 55, сумматор-вычита- пающие по вторымшинам первой, второй и тель 56, узел 57 сравнения и третий регистр " третьей групп выходов.16, 17 и 18 устройст, Позиции 59 - 85 обозначены соответст-ва 15 управления; 80, 81, 82 - сигналы развующие входы и выходы узлов устройства. 30 решения записи результатов вНа временных диаграммах работы уст- соответствующий модуль памяти первому, ройства управления (фиг,4) обозначены: 59, второму и третьему резервируемым процес, 61 - сигналы об окончании выполнения сарами 1, 2, 3 соответственно, поступающие очередной команды, поступающие соответ- по третьим шинам первой, второй и третьей ственно от первого, второго и третьего ре групп выходов 16, 17, 18 устройства 15 упзервируемых процессоров 1, 2 и 3 по равления соответственно,первым шинам пятой, шестой и седьмой " . На временных диаграммах работы блогрупп входов 26,27,28 устройства 15 управ-: ка обнаружения отказа фиг.5) обозначены: ления; 62, 63 и 64 - сигналы об окончании 48 - сигналы об окончании очередного такта . выполнения очередного программного мо- "40 работы парой взаимопроверяемых процес- дуля, поступающие соответственно от пер-" соров, поступающие с выходатринадцатого вого, второго и третьего резервируемыхэлемента ИЛИ 47 устройства 15 управления процессоров 1, 2 и 3 по вторым шинам пя- на третий вход блока 38 обнаружения откатой, шестой и седьмой групп входов 26, 27 за; 45 - сигналы, свидетельствующие о раи 28 устройства 15 управления (в качестве 45 боте в паре соответствующего таких сигналов могут быть использованы. резервируемого процессора,"поступающие например, входные сигналы установки про-с соответствующего прямоговыходачетверцессоров в исходное состояние перед нача-того. регистра 44 на второй вход блока 38 лом выполнения очередного программного обнаружения отказа; 37 - сигналы о несовмодуля); 65, 66, 67 - сигналы об окончании 50 падении результатов работы взаимопровеочередного такта работы соответственно . ряемых процессоров, поступающие с первым, вторым и третьим резервируемыми выхода блока 21 сравнения на первый вход процессорами 1, 2 и 3, формирующиеся на блока 38 обнаружения отказа; 83 - группа выходахсоответственно первого, второго и сигналов на выходах второго регйстра 52 третьего элементов И 32 устройства 15 уп блока 38 обнаружения отказа, свидетельстравления; 68, 69, 70 - сигналы об обнаруже. вующих о несовпадении регультатов работы нии отказа соответственно первого, второго" соответствующего резервируемого процес- и третьего резервируемых процессоров 1, 2 сора при работе его в паре с взаимопровеи 3, формирующиеся на выходах соответст- . ряемым в последних. о "тактах "парной венно первого, второго и третьего блоков 38 работы; 84 - сигналы о йесовпадении реобнаружения отказа устройства 15 управле- . зультатов работы взаимопроверяемых прония; 12, 13, 14 - сигналы об отказах соответ- цессоров в текущем такте работы,поступающие нэ вход сложения сумматоравычитателя 56 с первого выхода второго регистра 52 блока 38 обнаружения отказа; 85 - сигналы"о несовпадении результатов работы взаимопроверяемых процессоров в первом такте эа пределами рассматриваемого интервала, поступающие на вход вычитания сумматора-вычитателя 56 с выхода элемента ИЛИ 55; 39 - сигналы об обнаружении отказа соответствующего резервируемого процессора, формируемые на выходе блока 38 обнаружения отказа.Коммутатор 20 вывода информации предназначен для подключенйя к входам блока 21 сравнения информационных выходовпары взаимойроверяемых процессоров.Счетчики 29 предназначены для подсчета числа команд. выполняемыхх в текущем такте работы каждым из резервируемых процессоров.Регистр 31 предназначен для хранения эталонного числа команд, при превышении которого содержимым любого из счетчиков 29 на выходе соответствующего блока 30 сравнения формируется логическая "1", сигналиэирующая о необходимости окончания текущего такта работы соответствующим процессором.Регистр 34 предназначен для хранения состояния каждого из "резервируемых процессоров. Логическая "1" в любом из разрядов означает нахождение сЬответствующего процессора в режиме "Останов", логический "О" указывает на занятость процессора решением задачи.Блоки 38 обнаружения отказа предназначены для обнаружения фактаотказа соответствуащего резервируемого процессора в соответствии с заданным для него критерием путем анализа результатов работы соответствующего резервируемого процессора впарах с другой резервируемыми процессорами в течение заданного числа тактов.Регистр 41 предназначен для храненияинформации об исправности резервируемых процессоров, логическая "1" в любом изего разрядов озйачает отказ соответствующего процессора.Регистр 44 предназначен для назначения пары взаимопроверяемых процессоров в текущем такте контроля: участие любого из резервируемых процессоров в парной работе определяется наличием, логической "1" в соответствующем разряде регистра.Элемент И 46 и элемент ИЛИ 47 предназначены для определения момента начала нового такта контроля и формированиия сигнала об окончании очередного такта работы взаимопроверяемых процессоров,Регистр 49 предназначен для хранениякода числа тактов, в которых анализируется5 работа в паре соответствующего резервируемого процессора.Регистр 52 предназначен для хранениярезультатов работь в паре сОответствующего резервируемого процессора в течение10 последних и тактов,Сумматор-вычитатель 56 предназначендля подсчета числа несовпадений результатов работы соответствующего резервируемого процессора с другим резервируемым15 процессором при их работе в паре в течениезаданного числа тактов,Регистр 58 предназначен для хранениякода заданного порогового числа несовпадения результатов работы соответствующе 20 го резервируемого процессора с другимрезервируемым проессором при их совместной работе.Блок 57 сравнения предназначен дляформирвания сигнала об отказе соответст 25 вующего резервйруемого процессора приравенстве содеркимого сумматора-вычитания 56 содержимому регистра 58.Работа системы состоит в том, что еефункционирование разбивается на такты30 активной защиты случайной длительности всвязи с различными размерами программных модулей, В течение такта предусматривается выполнение числа команд, не менеезаданного. В каждом такте два процессора35 работают в паре. дублируя друг друга, а третий - независимо. По окончании такта результаты работы взаимопроверяемыхпроцессоров сравниваются с целью контроля работоспособности процессоров и на40 следующий такт назначается новая парапроцессоров. При это запись результатов вмодули памяти производят свободный процессор и процессор. работающий в пареповторно. При несовпадении результатов45 работы любого из процессоров с результатами работы остальных заданное число раэза определенное число тактов делается вывод об отказе процессора и необходимостиего останова, При выходе из строя хотя бы50 одного процессора система функционируеттолько со встроенным контролем.Устройство управления резервированной вычислительной системой работает следующим образом,55 В иходном состоянии все резервируемые процессоры 1, 2 и 3 исправны и функционируют. При этом в регистрах 34 и 41записан код "000", а в регистре 44 - код"001". На выходе 23 устройства 15 управления формируется логический "0", размещающий подключение процессора 1 для реше- . По окончании текущего такта работы ния задач первого модуля 7 памяти (сигнал вторым и третьим процессорами 2 и 3 (сиг), а на выходах 24 и 25 устройства 15 налы 66 и 67) во второй и третий разряды управления формируется логическая "1", регистра 34 записываются логические "1". разрешающая подключение процессоров 2 5 На первых шинах выходов 17 и 18 устройсти 3 для решения задач второго модуля 8 ва 15 управления устанавливаются логичепамяти (сигналы 24 и 25), Эти же сигналы ские "1" (сигналы 75 и 76), вызывающие оступают на группу выходов 19 устройства останов второго и третьегопроцессоров 2 и 15 управления, обеспечивая передачу ком, Логические "1" на втором выходе регистмутатором 20 выводаинформациирезульта10 ра 34, на выходе элемента ИЛИ 35 и на ов работы взаимопроверяемых инверсном выходе регйстра 41 обеспечивапроцессоров 2 и 3 на входы блока 21 срав- ют логическую "1" на выходе соответствуюнения. На третьих шинах групп выходов 16 щего элемента И 36 (сигнал 78), и 17 устройства 15 управления формируют-вызывающую пуск второго процессора 2 и ся логические "1", разрешающие процессо запись логического "0" во второй счетчик 29 рам 1 и 2 запись результатов в модули 7 и 8 и во второй разряд регистра 34. Логический памяти(сигналы 80 и 81),а натретьейшине "0" на выходе шестого элемента ИЛИ 35 группы выходов 18 устройства 15 управле- обеспечивает логический "0" на выходе шения ФормИруется логически "0", запрещаю- стого элемента И 36 (сигнал 79), в связи с щий процессору 3 запись результатов в 20 чем процессор 3 не продолжает работу, а соответствии модуль памяти (сигнал 82). остается в режиме останова,В процессе работы от процессора 1, 2, В случае несовпадения результатов ра по первым шинам групп входов 26, 27. 28 боты процессоров 2 и 3 сигнал с блока 21 соответственно на счетные входы первого, . сравнения постуйает на вход 22 устройства второго, третьего счетчиков 29 поступают 25 15 управления и на первые входы 37 блоков сигналы, свидетельствующие об окончании 38 обнаружения отказа (сигнал 22).выполнения очередной команды соответст-По окончании текущего такта работы вующим процессором и увеличивающие со-первым процессором 1 в первый разряд редержимое счетчиков 29 на единицу(сигналы гистра 34 записывается логическая "1" (сиг, 60, 61), В случае равенства содержимого 30 нал 65), На первой шине группы выходов 16 любого из счетчиков 29 коду в регистре 31 устройства 15 управления формируется лона выходе соответствующего блока ЗОсрав- гическая "1" (сигнал 74), вызывающая останения формируется логическая "1". поступа- нов процессора 1, Логические "1" на первом ющая на первый вход соответствующего и третьем выходах регйстра 34, на выходах элемента И 32, При поступлении на второй 35 четвертого и шестого элементов ИЛИ 35, на вход этого же элемента И 32 сигнала окон-: первом и третьем инверсйыхвыходах регичания очередного программного модуля отстра 41 обеспечивают логические "1" на выпроцессора (сигналы 62, 63, 64) на выходе " ходах четвертого и шестогоэлементов И 36 данного элемента И 32 вырабатывается ло- (сигналы 77, 79), вызывающие пуск процесгическая "1", сигнализирующая об оконца соров 1 и 3 и запись логических"0"в первыйтекущего такта работы и третий разряды регистра 34 и в первый и соответствующим процессором (сигналы третий счетчики 29.65, 66, 67), Логические "1" на выходе шестого элеПо окончании текущего тактаработы мента И 36 и на первом инверсном выходе первым процессором 1 в первый разряд ре регистра 44 обеспечивают формирование гистра 34 записывается логическая "1", а на логической "1" на выходе двенадцатого элепервой шине группы выходов 16 устройства мента И 46 и на выходе тринадцатого эле 15 управлениясформируетсялогическая "1" мента ИЛИ 47, вызывающей сдвиг (сигнал 74), вызывающая останов первого содержимогорегистра 44 ипоступающейна50 третьи входы 48 блоков 38 обнаружения отказа. При этом содержимое регистра 44 стаЛогические "1" на первом выходе реги- новится равным коду "101", На выходах 23 стра 34, на выходе четвертого элемента и 25 устройства 15 управленйя формируют- ИЛИ 35 и на первом инверсном выходе ре- ся логические "1", разрешающие подключегистра 41 обеспечивают формирование ло ние процессоров 1 и 3 для решения зада гичес кой "1" на выходе четвертого элемента второго модуля 8 памяти (сигналы 23, 25), на36 (сигнал 77), вызывающий пуск первого выходе 24 устройства 15 управления формипроцессора 1 и запись логического "0" в руется логический "0", разрешающий подпервый счетчик 29 и в первый разряд реги- ключение процессора 2 для решения за ачпервого модуля 7 памяти (сигнал 24). Эти жед чсигналы поступают на четвертую группу выходов 19 устройства 15 управления, обеспечивая передачу коммутатором 20 вывода информации результатов работы взаимо- проверяемых процессоров 1 и 2 на входы 5 блока 21 сравнения, На третьих шинах групп выходов 17 и 18 устройства 15 управления формируются логические "1" (сигналы 81, 82), разрешающие процессорам 2 и 3 запись результатов в модули памяти, а на 10 третьей шине группы выходов 16 устройства 15 управления формируется логический "О" (сигнал 80). запрещающий процессору 1 запись результатов в соответствующий модуль памяти 15В случае поступления от процессора 2 на второй вход 13 устройства 15 управления сигнзла об отказе, выработанного системой аппаратурного контроля (сигнал 13), нз выходе восьмого элемента ИЛИ 40 сформиру ется логическая "1", которая запишется во второй разряд регистра 41,На первой шине группы выходов 17 устройства 15 управления установится логическая "1." (сигнал 15), вызывающая останов 25 второго процессора 2, Логический "0" на втором инверсном выходе оегистра 41 блокирует появление логических "1" на выходе пятого элемента И 36 (сигнал 78), запрещая тем самым пуск процессора 2 и запись логи ческого "О" во второй разряд регистра 34 и во второй счетчик 29, и на выходе восьмого элемента И 42 (сигнал 81), запрещая тем самым процессору 2 запись результатов в соответствующий модуль памяти, 35В случае поступления от процессора 3 на третий вход 14 устройства 15 управления сигнала об отказе, выработанного системой аппаратурного контроля (сигнал 14), нэ выходе девятого элемента ИЛИ 40 сформиру ется логическая "1", которая запишется в третий разряд регистра 41. Логическая "1" на третьем инверсном выходе регистра 41 приведет к появлению логического "0" на выходе девятого элемента И 43, запрещаю щего третьему процессору 3 запись результатов работы в соответствующий модуль памяти (сигнал 82), и логического "0" на выходе шестого элемента И 36, запрещающего пуск третьего процессора 3 и установку в "0" 50 третьего разряда регистр 34 (сигнал 79), Логические "1" нэ третьем прямом выходе регистра 41 и на первом инверсном выходе регистра 41 обеспечивают формирование на выходе седьмого элемента И 43 логиче ской "1", разрешающей процессору 1 зались результатов в соответствующий модуль памяти (сигнал 80).По окончании первым процессором 1 текущего такта работы в первый разряд регистра 34 запишется логическая "1", На первой шине группы выходов 17 устройства 15 управления сформируется логическая "1" (сигнал 74), вызывающая останов процессора 1. Логические "1" на первом инверсном выходе регистра 41, на втором выходе регистра 34 и на первом выходе регистра 34 обеспечивают формирование логической "1" на выходе четвертого элемента И 36(сигнал 77), разрешающей пуск первого процессора 1. Логические "1" на выходе четвертого элемента И 36 и на втором инверсном выходе регистра 44 обеспечивают формирование логической "1 на выходе тринадцатого элемента И 47, вызывающей сдвиг содержимого регистра 44, в связи с чем на пятом и шестом выходах 23 и 24 устройства 15 управления сформируются логические "1" (сигналы 23 и 24), а на седьмом выходе 25 устройства 15 управления сформируется логический "О" (сигнал 25).Пусть в регистре 44 хранится код "110". Тогда при завершении текущего такта работы третьим процессором 3 в третий разряд регистра 34 записывается логическая "1", а в первой шине группы выходов 18 устройство 15 управления сформируется логическая "1" (сигнал 76), вызывающая остачов третьего процессора 3,Логические "1" на третьем выходе регистра 34, на выходе шестого элемента ИЛИ 35 и на третьем инверсном выходе регистра 41 обеспечивает формирование логической "1" на выходе шестого элемента И 36(сигнал 79), вызывающей пуск третьего процессора 3 и запись логического "О" в третий счетчик 29 и в третий разряд регистра 34.По окончании текущего такта работы первым и вторым процессорами 1 и 2 (сигналы 65 и 66) в первый и второй разряды регистра 34 записываются логические "1", На первых шинах выходов 16, 17 устройства 15 управления установятся логические "1" . (сигналы 74, 75), вызывающие останов первого и второго процессоров 1 и 2. В случае несовпадения результатов работы. процессоров 1 и 2 сигнал от блока 21 сравнения поступит на вход 22 устройства 15 управления и на первые входы 37 блоков 38 обнаружения отказа (сигнал 22. При превышении заданного числа несовпадений результатов работы в парах, в состав которых входил второй процессор 2, на выходе второго блока 38 обнаружения отказа сформируется логическая "1". которая поступит во второй разряд регистра 41 (сигнал 69), свидетельствуя о неисправности второго процессора 2.Логический "0 на втором инверсном выходе регистра 41 обеспечит формирование логического "0" на выходе пятого элемента Ируется факт отказа (например, 2), в регистре 52 содержится код О. свидетельствующий об отсутствии несовпадений резул ьтатов работы в парах в течение последних тактов, в . сумматоре-еычитателе содержится код О.свидетельствующий об отсутствии несовпадений результатов работы в парах на интервале анализа. На третьем выходедешифратора 50 формируется логическая "1", а на остальных выходах дешифратора50 формируются логические "0", в связи счем на выходе четвертого из элементов И 51 формируется содержимое четвертого разряда регистра 52, а на выходах остальных элементов И 51 формируются логические"О", что ведет к формированию на выходеэлемента ИЛИ 55 содержимого четвертогоразряда регистра 52,В момент начала очередного такта контроля на вход 48 блока 38 обнаружения отказа поступает логическая "1" с выходатринадцатого элемента ИЛИ 47 устройства15 управления (сигнал 48), на вход 45 блока 38 обнаружения отказа поступает сигнал с соответствующего прямого выхода регистра 44 устройства управления 15 (сигнал 45)который равен логической "1" в случае работы соответствующего процессора в паре иравен логическому "0" в противном случае, на вход 37 блока 38 обнаружения отказа поступает сигнал от блока 21 сравнения,303540455055 36, запрещая тем самым пуск второго процессора 2 (сигнал 78). Логический "0" навыходе пятого элемента И 36 обеспечиваетформирование.логического "О" на выходеодиннадцатого элемента И 46, а следовательно, и на выходе тринадцатого элементаИЛИ 47, запрещая тем самым сдвиг содержимого регистра 44,Логические "1" на первом инверсномвыходе регистра 41, на втором выходе регистра 34 и на первом выходе регистра 34обеспечат формирование логической "1" навыходе четвертого элемента И 36, разрешаяпуск первого процессора.1 (сигнал 77),Таким образом, первый и,третий процессоры 1 и 3 продолжают работать независимо друг от друга, решая задачи толькособственных модулей памяти и только совстроенныМ контролем,Блок обнаружения отказа функционирует следующим образом.В исходном состоянии в регистре 49содержится код числа сравнений результатов работы взаимопроверяемых процессоров, определяющий длину интервала 25анализа (например, 3), в регистре 58 содер-жится код порогового числа несовпаденийрезультатов работы в парах, при достижении которого на интервале анализа фиксйкоторйй равен логической "1" е случае несовпадения результатов работы взаимопроееряемых процессоров и равен логическому "0" в противном случае, Таким образом. после окончания работы соответствующего процессора епаре происходит сдвиг содержимого регистра 52 под воздействием логической "1" на выходе второго элемента И 53, а признак несовпадения результатов работы взаимопроееряемых процессоров записывается в первый разряд регистра 52 с выхода третьего элемента И 54,В случае совпадения результатов работы рассматриваемого резервируемого процессора и работавшего с ним в паре резервируемого процессора в первый разряд регистра 52 запишется логический "0" и его содержимое останется равным "00000" (сигналы 83), а содержимое сумматора-вычитателя 56 не изменится,В случае несовпадения результатов работы рассматриваемого резервируемого процессора и работавшего с ним в паре резервируемого процессора в первый разряд регистра 52 запишется логическая "1" и его содержимое станет равным "1000" (сигналы 83), а содержимое сумматора-вычитателя 56 станет равным 1, так как на вход сложения сумматора-еычитателя 56 поступит логическая "1" с первого выхода регистра 52 (сигнал 84).В случае совпадения результатов работы рассматриваемого резервируемого процессора и работавшего с ним в паре резервируемого процессора в первый разряд регистра 52 запишется логический "0" и его содержимое станет равным "01000" (сигналы 83), а содержимое сумматора-вычитателя 56 не изменится.В случае совпадения результатов работы рассматриваемого резервируемого процессора и работавшего с ним е паре резервируемого процессора в первый разряд регистра 52 запишется логический "0" и его содержимое станет равным "00100" (сигналы 83), а содержимое сумматора-вычитателя 56 не изменится,В случае несовпадения результатов работы рассматриваемого резервируемого процессора и работавшего с ним в паре резервируемого процессора в первый разряд регистра 52 запишется логическая "1" и его содержимое станен равным "10011" (сигналы 83), а содержимое сумматора-вычитателя 56 не изменйтся, так как на вход сложения сумматора-вычитателя 56 поступит логическая" 1" с первого выхода регистра 52 (сигнал 84), а на вход вычитания сумматора-вычитателя 56 поступит логическая "1" с четвертого выхода регистра 52,В случае несовпадения результатов работы рассматриваемого резервируемого процессора и работавшего с ним в паре резервйруемого процессора в первый разряд регистра 52 запишется логическая "1" и его содержимое станет равным "11000" (сигналы 83), а содержимое сумматора-вычитателя 56 станет равным 2, так как на вход сложения сумматора-вычитателя 56 поступит логическая "1" с первого выхода регистра 52 (сигнал 84). что приведет к совпадению содержимого сумматора-вычитателя 56 и регистра 58, вследствие чего на выходе блока 57 сравнения,а следовательно, и на выходе 39 блока 38 обнаружения отказа сформируется логическая "1", свидетельствующая об обнаружении отказа соответствующего резервируемого процесса (сигнал 39),Формула изобретения Устройство для управления резервированной вычислительной системой, содержащее группу счетчиков числа команд,группу схем сравнения, регистр хранения эталонного кода, регистр хранения кодов состояния процессоров, регистр хранения кодов исправности процессоров. регистр хранения кодов назначения, первую - четвертую группы элементов И, первую - четвертую группы элементов ИЛИ и элемент ИЛИ, счетные входы счетчиков числа команд группы являются входами устройства для подключения выходов сигналов вычислительной системы окончания выполнения команды, выходы счетчиков числа команд группы подключены к пеРвым входам схем сравнения группы, вторые входы которых подключены к выходу регистра хранения эталонного кода, а выходы - к первым входам элементов И первой группы, вторые входы которых подключены к входам устройства для подключения выходов окончания программных модулей вычислительной системы, выходы элементов И первой группы соединены с первыми входами элементов ИЛИ первой группы, выходы которых являются выходами останова устройства, а также подключены к входам установки в "1" соответствующих разрядов регистра хранения кодов состояния процессоров, выходы разрядов которых подключены к первым входам соответствующих элементов И второй группы и первым входам предыдущих по номеру элементов ИЛИ второй группы, вторые входы элементов И второй группы подключены к выходам элементов ИЛИ второй группы, а выходы являются выходами сигналов запуска устройства и подключены к входам сброса счетчиков числа команд группы, регистра хранения кода состояния процессоров и первым входам элементов И третьей группы, выходы которых соединены с соответствующими входами элемента ИЛИ, выход которого подключен к входу 5 сдвига регистра хранения кодов назначения, инверсные разрядные выходы которого подключены к вторым входамэлементов И третьей группы, а прямые выходы - к первым входам элементов ИЛИ четвертой груп пы, вторым входам элементов ИЛИ второйгруппы и являются выходами переключения устройства, первые входы элементов ИЛИ третьей группы подключены к группе входов отказа устройства. а выходы элементов 15 ИЛИ третьей группы подключены к входамустановки регистра хранения кодов исправности процессоров, прямые разрядные выходы которого соединены с вторыми входами соответствующих элементов ИЛИ 20 первой группы, и последующими элементами ИЛИ четвертой группы, инверсные разрядные выходы регистра хранения кодов исправности процессоров подключены к третьим входам элементов И второй группы 25 и первым входам элементов И четвертойгруппы, вторые входы которых подключены к выходам элементов ИЛИ четвертой группы, а выходы элементов И четвертой группы являются выходами разрешения записи ус тройства, о.т л и ч а ю щ е е с я тем, что, сцелью повышения достоверности контроля, в устройство введена группа блоков обнаружения.отказов, каждый из которцх содержит регистр проверок, дешифратора 35 проверок, регистр сдига, регистр пороговыхзначений, регистр сдвига, сумматор-вычитатель, схему сравнения, группу элементов И, элемент ИЛИ, первый и второй элементы И, выходц которых подключены соответствен но к входу записи и входу сдвига регистрасдвига, выходы разрядов которого подключены к первым входам элементов И группы блока обнаружения отказа, к вторым входам которых подключены выходы дешифратора 45 проверок, информационный вход которогоподключен к выходу регистра проверок, выходы элементов И группы блока обнаружения отказа подключены к соответствующим входам элемента ИЛИ, выход которого сое динен с входом вычитания сумматора-вычитателя, вход сложения которого соединен с выходом первого разряда регистра сдвига, а выход - с первым информационным входом схемы сравнения, второй информаци онный вход которой подключен к выходурегистра пороговых значений, а выход схемы сравнения является выходом отказа блока обнаружения отказа группы, причем выходы отказа блоков обнаружения отказа группы подключены к вторым входам соответствующих элементов ИЛИ третьей группы, выходы разрядов регистра хранения кодов назначения подключены к входам задания режима соответствующих блоков обнаружения отказа группы. входы взаимопроверок которых соединены с одноименным входом устройства, а выход элемента ИЛИ устройства подключен к.входам анализа блоков обнаружения отказа группы, причем в каждом блоке обнаружения отказа группывходы анализа и взаимо- проверок подключены к первым входам 5 соответственно первого и второго элементов И. вторые входы которых соединены с входом задания режима блока обнаружения отказа,