Устройство для сопряжения к процессоров с м периферийными устройствами

143253 б Составитель С.ПестмалТехред А.Кравчук едактор Е.Пап т аз 5443/4 Тираж 704 Подписно ВНИИПИ Государственного комитетпо делаи изобретений и откры 13035, Москва, Ж, Раушская нао тки дственно-поли дприятие, г ическое рояИзобретение относится к областивычислительной техники и предназначено для создания многомашинных систем с общим полем периферийных устройствв.Цель изобретения - повышение производительности и сокращение аппаратурных затрат.На фиг.1 приведена структурнаясхема устройства для связи К процес,соров с М периферийными устройствами; на фиг.2 - пример техническойреализации ключей приема-передачи информации, на фиг.З и 4 - функциональные схемы возможных вариантов выполнения регистра кода номера процессора и селектора; на фиг.5 - примерподключения регистра состояния периферийных устройств при помощи ключей ввода данных к каналам ввода-вывода процессоров применительно к интерфейсу "общая шина" микроЭВМ "Элек,троника".Устройство для сопряжения К процессоров с М периферийными устройствами (фиг.1) содержит К блоков 1 связи с процессором 2 1 через канал 3Ъ 1ввода-вывода процессора (=1,К),кажДый из которых включает одновибратор 304, регистр 5 номера процессора, регистр 6 номера периферийного устройства, первый выходной ключ 7, элемент И 8, триггер 9, второй выходнойключ 10, регистр 11 состояния, блок12 пересчета, содержащий элемент ИЛИ3513, К одновибраторов 14, генератор15 импульсов, элемент И 16 и счетчик 17, М периферийных устройств 18,М блоков 19 связи с периферийным уст"ройством, каждый из которых включает40К ключей 2011 приема-передачи информации (х = К, 1=Г,М), элемент ИЛИ .21, селектор 22, элемент ИЛИ 23, регистр 24 номера процессора, дешифратор 25, элемент И 26, М регистров 27кода номера процессора, шину 28 номеров процессоров, шину 29 номеров периферийных устройств, К ключей 30ввода данных,Ключи 20; приема-передачи информа" 5 Оции для случая реализации связи между двумя процессорами 2 и двумя периферийными устройствами 18 представлены на фиг.2, Функциональная3схема приведена применительно к процессорам 21 с каналом ввода-выводатипа "общая шина , построенному в со-,ответствии с интерфейсом Я - ВОЗ се" мейства микроЭВМ "Электроника", и ориентирована на использование инициативных периферийных устройств 18. в режиме обмена информацией по прерыванию. Каждый у ключ 20, приема- передачи информации (д=1,2, 1=1,2) содержит 4 шинных формирователя 311 ф32, Кроме того, в состав каждого ключа 20; приема-передачи инфор" мации входят элемент ИЛИ 32, а также элементы И 33 и 34. Первые входы элементов И 33 и 34 объединены с входами выбора кристалла ВК шинных формирователей 31 ,, 31 и являются управляющим входом ключа 20; приема- передачи информации, второй вход элемента И 33 подключен к второму входу- выходу В третьего шинного формирователя 31, второй вход элемента И 34 подключен к второму входу-выходу 2 В четвертого шинного формирователя 31. Входы выбора шины ВШ шинных формирователей 31, 31 и 31 объединены и подключены к шине ввода-вывода соответствующего периферийного устройства 18, а вход выбора шины ВШ шинного формирователя 31 подключен к шине нулевого потенциала устройства.На фиг.2 выделены из входа-выхода В третьего шинного формирователя 31 сигнал требования прерывания ТРП и сигнал предоставления прерывания периферийным устройством ППРО. Выходной сигнал элемента ИЛИ 32 используется в качестве сигнала предоставления прерывания ППР 1 для следующего по приоритету подключения периферий- ного устройства 18 ключа 20 прие 1 ма-передачи информации. Эта связь отражает специфику распространения сигнала ППР 1 для данного конкретного примера технической реализации, поэтому носит частный характер,Регистр 271 кода номера процессора (фиг.З) содержит кнопки 35 д35 , номера процессора, число которых на единицу больше числа К процессоров, шифратор 36, элемент ИЛИ 37, элемент 38 задержки и одно- вибратор 39.Селектор 22 (фиг.4) содержит регистр 40 номера периферийного устройства, элемент 41 сравнения и одновибратор 42.Ключ 30 ввода данных (фиг. 5) содержит шинные формирователи 43143, селектор 44 адреса, триггер 45 и элемент И 46.36 э 14325Сущность изобретения заключается в использовании для сопряжения процессоров 2; ( = 1, К) и периферииных устройств 18 (3 = 1,М) общей5 для всей системы шины 28 номеров процессоров и шины 29 номеров периферийных устройств, которые предоставляются в распоряжение одного из процессоров 2; при помощи блока 12 пересчета на время, необходимое для установления всех возможных и требуемых процессору 2; связей: При этом каждый процессор 2, имеет возможность проанализировать имеющийся резерв пери. ферийных устройств 18 ., занятость которых отображается содержимым общего и доступного для всех процессоров 2 регистра 11 состояния, а подключение незанятого 3-го периферийного устрой ства к каналу 3; ввода-вывода данного процессора 2; осуществляется соответствующим блоком 19 связи с периферийным устройством после поступления в него по соответствующим общесистем ным шинам 28 и 29 из процессора 2 через его блок 1; связи с процессором кода номера процессора и кода номера периферийного устройства, что обеспечивает установление двунаправленной ЗО и бесконфликтной связи между ними.Устройство обеспечивает сопряжение К процессоров 2 с М периферийны-ми устройствами 18в трех режимах установления связи: по инициативе процессора 2;, по инициативе периферийного устройства 18 , при реконструкции структуры системы под управУлением одного из процессоров.При первоначальном запуске системы 40 все процессоры 2, (.=1,К) по программам начального пуска обнуляют содержимое регистров номера процессора 5 и номера периферийного устройства 6 соответствующих блоков 1: связи с про цессором. При этом устанавливаются в нулевое состояние все триггеры 9, что обеспечивает отсутствие сигналов на входах элемента ИЛИ 13 и, следовательно на его выходе поэтому элеУ Э50 мент И 16 открыт для прохождения через него импульсов от генератора 15 импульсов на вход счетчика 17 блока 12 пересчета, Счетчик 17 представляет собой кольцевой счетчик на базе55 сдвигового регистра, в один из разрядов которого при включении блока 12 пересчета (при включении питания) заносится сигнал логической 1, которая благодаря обратной связи с вы"хода сдвигового регистра, циркулирует в счетчике 17 под действием управляющих импульсов на его синхровходе. При этом на выходах одновибра.торов 14; (1=1,К) поочередно появляются импульсы, поступающие на входы элементов И 8 блоков 1; связи спроцессором. Выходные сигналы блока12 пересчета (с выхода одновибратора 14,) синхронизируют очередностьустановления связи по запросам процессоров 2;, поэтому для уменьшениязадержки установления связи частотагенератора 15 импульсов выбираетсямаксимально возможной,При установлении связи по инициативе одного из процессоров 2; (предположим, это процессор 2,) последнийчерез канал ввода-вывода 3, выдаетв регистр 5 номера процессора блока1 связи с процессором код своегономера - код единицы, Ненулевое состояние регистра 5 номера процессораявляется признаком запроса процессором 2 на установление связи с периферийными устройствами, При этом сигнал нулевого состояния на выходе регистра 5 снимается и, следовательно,подготавливает элемент И 8 для прохождения через него сигнала синхронизации запроса от блока 12 пересчетаПри появлении этого сигнала импульсом с выхода одновибратора 14,происходит переключение триггера 9блока 1, связи с процессором, выходной сигнал которого поступает черезпервый элемент ИЛИ 13 на вход элемента И 16, запирая его и тем самымприостанавливая работу блока 12 пересчета, Одновременно выходной сигнал триггера 9, поступив на управляющие входы выходных ключей 7 и 1 О,осуществляет подключение выходов регистра 5 номера процессора к шине 28номеров процессоров и выхода регистра 6 номера периферийного устройства - к шине 29 номеров периферийныхустройств.Одновременно сигнал с выхода триггера 9 поступает на управляющий входключа 30 ввода данных, который подключает выход регистра 11 состоянияк каналу 31 ввода-вывода.Сигнал переключения триггера 9поступает также через канал 3, ввода-вывода в процессор 2 оповещаяо том, что в его распоряжение предос432536 6 5 10 15 20 5 1 тавлены общесистемные средства системы. По этому сигналу процессор 2 считывает содержимое регистра 11 состояния и анализирует содержимое разрядов, закрепленных за периферийными устройствами 18 , с которыми процес 1 Усору 2, требуется установить связь. Если эти устройства не заняты, признаком чего является наличие логической "1" в соответствующих разрядах регистра 11 состояния, то процессор ;2, последовательно выдает через канал 3, ввода-вывода в регистр 6 но,мера периферийного устройства коды номеров требуемых процессору 2 периферийных устройств 18 . Предположим, что процессору 2, требуется незанятое другим процессорами 2; (х = 2,К) периферийное устройство 18,. Тогда он вьдает в регистр 6 номера периферийного устройства блока 1 связи с процессором код единицы, который поступает через открытый выходной ключ 10 на шину 28 номеров ,периферийных устройств. Зтот код распознается селектором 22 блока 19 связи с периферийным устройством. . На выходе селектора 22 формируется импульс, который через элемент ИЛИ 23 поступает на вход регистра 24 Номера процессора и синхронизирует запись в него кода номера первого процессора 2, поступающего на информационный вход регистра 24 номера процессора с шины 28 номеров процессоров через элемент ИЛИ 21. В соответствии с кодом номера 2 на перЬом выходе дешифратора 25 появляется сигнал логической "1", поступающий на управляющий вход ключа приема- передачи информации 20, по которо" му ключ приема-передачи информации 20, осуществляет подключение шины Ввода-вывода периферийного устройства 18, к каналу Э ввода-вывода процессора 2 . Одновременно на (К+1)-м выходе дешифратора 25 появ.пяется сигнал логического "0" поступающий в виде признака занятости периферийного устройства 18 в регистр 11 состояния. На этом сопряжение периферийного устройства 18 с процессором 2, завершаетсн и дальнейший обмен информацией между ними ведется но правилам интерфейса процессора 2,.Аналогично устанавливается связь йроцессора 2и с другими периферий 25 30 35 40 45 50 55 ными устройствами 18 (3 = 2,И) последовательной выдачей кЬдов их номеров в регистр 6 номера периферийного устройства и, следовательно, наобщесистемную шину 28 номеров периферийных устройств. После установления двусторонней связи с требуемымпроцессору 2 периферийным устройством 18 он освобождает общесистемныесредства следующим образом: сначалапроцессор 2, выдает в первый регистр5 номера процессора нулевой код, сигнал признака которого запирает элемент И 8, .затем процессор 2, заноситв регистр 6 номера периферийногоустройства нулевой код, по сигналупризнака которого одновибратор 4формирует сигнал, переключающий внулевое состояние триггер 9. Последний, переключившись, запирает первыйи второй 10 выходные ключи освобождая тем самым шины номеров процессоров 28 и периферийных устройств 29.Одновременно сигнал переключения триггера 9 через элемент ИЛИ 13 открывает элемент И 1 б для прохождения импульсов синхронизации на вход счетчика 1 и разрешает тем самым дальнейшую работу блока 12 пересчета.Сопряжение других процессоров 2 с оставшимися свободными периферийными устройствами 18 осуществляется аналогично описанному.Аналогично описанному осуществляется и освобождение периферийных устройств 18 по инициативе процессора 21 после завершения обмена информацией между ними. При этом процессор выдает в регистр 5 номера процессора код своего номера, а после предоставленин в его распоряжение общесистемных средств установления связей выдает в этот же регистр 5 нулевой код, а в регистр 6 номера периферийного устройства " последовательность кодов номеров освобожденных процессором 2 периферийных устройств 18 . В результате во все регистры 24 номера процессора блоков 191 связи с освобождаемыми перифериййыми устройства- ми 18 заносится нулевой код, по которому на (1-К)"м выходах дешнфратора 25 сигналы логической "1" снимаются, чем обвспечивается отключение ключами 20 20 1 приема-передачи информации периферийных устройств 18; от каналов 31 ввода-вывода процессоров 2, на (К+1)-м выходе дешиф36 8общесистемных ресурсов последовательной выдачей кодов номеров процес- соров (своего и всех последующих),а также кодов номеров периферийныхустройств 18 в соответствующий блок1 связи с процессором осуществляетраспределение всех требуемых периферийных устройств 18 между процессорами системы, причем процесс реконфигурации происходит аналогично тому,как устанавливается связь процессоров .2 с периферийными устройствами 18по инициативе процессора 2;, только двусторонние связи устанавливаются под управлением одного центральногопроцессора 2.Рассмотрим более подробно работу ключей 20приема-передачи информа-, ции (фиг.2). Каждый шинный формирователь 31, 31 имеет двунаправленный вход-выход В с тремя устойчивыми состояниями. В исходном состоянии при отсутствии сигнала на управляющем входе ключа 20 приема-передачи (на входах ВК шинных формирователей 31,31) входы-выходы Вшинных формирователей 31,.311находятся в состоянии разрыв, характеризующимся отсутствием связей между входами А и выходами С и входами-выходами В шинных формирователей 31 31 . При отсутствии сигнала1 ф 4ф на управляющем входе ключа 20 ; йриема-передачи информации элемейт И 33 заперт, а элемент И 34 открыт для прохождения через него и затем через элемент ИЛИ 32 сигнала предоставления прерывания от активного устройства (процессора 2,) ППР 1 на следующие ключи 20, приема-передачи информации периферийных устройств 18 более низкого приоритета подключенйя к каналу 3; ввода-вывода данного процессора 2;. Таким образом, в исходном состоянии ключ 20 . приема-передачи информации обеспечивает полное отключение шины ввода-вывода соответствующего периферийного устройства 18 от канала ввода-вывода процессора 3;, не препятствуя распространению служебных сигналов интерфейса процессора 2 (ППР 1).При поступлении на управляющийвход ключа 20приема-передачи информации сигнала с первого выхода дешифратора 25 блока 19, связи с периферийным устройством во всех шинных формирователях 31,., 3 14 осу 7 14325 ратора 25 формируется сигнал логической " 1", который заносится в регистр 11 состояния в качестве признака незанятости соответствующего периферий 5 ного устройства 18.Таким образом, йроцессы установления и прекращения связи с периферийными устройствами 18 по инициативе данного процессора 2 осуществляются единообразно, причем очевидно, что эти процессы могут быть совмещены в одном такте выделения данному процессору 2, общесистемных ресурсов установления связи. В режиме установления 15 связи по инициативе периферийного устройства 18 на группе выходов со 1ответствующего регистра 27 кода номера процессора появляется код номера процессора 2 , с которым необходи ма связь периферийному устройству 18 (точнее оператору-пользователю через посредство данного периферийного устройства 18 ), а на выходе регистра 27. кода номера процессора появляет ся сигнал синхронизации, который через элемент ИЛИ 23 поступает на вход регистра 24 номера процессора и обеспечивает запись в него поступившего через элемент ИЛИ 2 1 кода номера про- З 0 цессора 2 в это же время сигнал синхронизации с выхода регистра 273 кода номера процессора попадает на вход элемента И 26 и закрывает его, препятствуя прохождению кода номера процессора на вход элемента ИЛИ 21 с шины 28 номеров процессоров. В результате блок 19 связи с периферийным устройством осуществляет подключение периферийного устройства 18 . к каналу 3; ввода-вывода процессора40 2 . Дальнейший обмен информацией между процессором 2; и периферийным устройством 18 определяется логикой работы периферийного устройства 18 и интерфейса процессора 2;, Прекращение обмена информацией между ними осуществляется по инициативе периферийного устройства 18 путем выдачи из соответствующего регистра 27 формирования кода номера процессора нулевого кода.Реконфигурация структуры системы может осуществляться под управлением одного из процессоров 2 ., работа которого связана с решением главной функциональной задачи системы. При этом центральный процессор 2; после предоставления в его распоряжениеществляется подключение входа-выхода В с выходом С, поскольку на входы выбора шины ВШ шинных Формирователей 311 31 подан сигнал логического "0" (сигнал синхронизации пассивного устройства СИП отсутствует).Одновременно сигнал с управляющего входа ключа 20, приема-переда, чи информации запирает элемент И,34 и подготавливает к прохождению сиг-нала элемент И 33. Дальнейвий обмен информацией через ключ 20приема- ,передачи информации определяется вшб; раиным режимом обмена (спяхроняьй, , асинхронный или прерывание). Предпо" 1 ложим, что обмен начияаетсл по иници,ативе периферийного устройства 18 в режиме работы по ярерываякю вычйслительного процесса в процессоре 2,.В этом случае при готовности периФерийного устройства 18, к обмеяу яа его шине ввода-вывода (первом входеА) Формируется сигнал требования пре, рывания ТРП, сопровождаемый сигналом синхронизации .пассивного устройства СИП, Сигнал СИП, поступив на входы выбора шины ВШ шинных Формирователейобеспечивает переклю- ,чение соедийения входа-выхода В с входом А и следовательно, поступ- ,ление сигнала ТРП через канал 31 ввода-вывода .в процессор 2 прерывая выполнение текущей программы. В ответ яа сигнал прерывания ТРП процессор 2, выдает через канал 3ввода- вывода сигнал предоставления прерывания ППР 1, который поступает через четвертый шинный Формирователь 31 на шину ввода-вывода периферийного устройства 18, (через выход С). По этому сигналу периферийное устройство 18 запрещает распространение сигнала ППР 1 по каналу процессора 2, и выставляет яа входы А шинных Формирователей адрес вектора прерывания, который через канал 3, вводавывода поступает в процессор 2, в качестве начального адреса программы обмена информацией с данным перифе" рийным устройством 18,.Дальнейший обмен информацией между процессором 2, и периферийным устройством 18, осуществляется порциями (символами) по каждому сигналу ТРП и завершается в периферийном устройстве 18, снятием запрета на распространение сигнала предоставления прерывания ППР 1, а именно: сигналпредоставления прерывания от пассив"ного устройства ППРО поступает яошине ввода-вывода периферийного устройства 181 через третий шинный. Формирователь 31, через открытый элемент И 33 и элемент ИЛИ 32 на следующий по приоритету подключения пе"риферийного устройстве 18, ключ 20приема-передачи информации в качестве сигнала предоставления прерывания ППР 1. Аналогично описанному осуществляется установление связи междупроцессором 21 и периферийным устройством 18 , либо между процессором2, и периферийными устройствами 18и/или ,8. Очевидно, что приоритетподключения данного периферийногоустройства 18 по отношению к другим подключаемым к тому же каналу 3авода-вывода процессора периферийнымустройством 18, для каждого процесса"ра 21 может быть различным.Аналогично строятся и выходныеключи 7 и 10 каждого блока 1 связис процессором. При этом входы выборашины ВШ всех шинных Формирователейподключаются к потенциалу логического "О", что обеспечивает работу выходных ключей 7 и 10 только на выводинформации, а управление их работойосуществляется сигналами триггера 9,выход которого подключается к входам35выбора кристалла ВК, всех шинных Фор-1 мирователеи./Регистр 27 кода номера процессора работает следующим образом(Фиг.З).При нажатии кнопки 35. с номером процессора 2;, с которым требуется установить связь данному периферийномуустройству 18 , на выходе шифратораЗб Формируется соответствующий номеру кнопки 35; (1 =- О,К) код номера4процессора 2;, поступающий на выходрегистра 27 кода. номера процессора.Одновременно сигнал от кнопки 35;поступает через элемент ИЛИ 37 навход элемента 38 задержки. Через вреЭмя достаточное для срабатывания шифратора 36, на выходе элемента 38 эадержки Формируется сигнал, по которому на выходе одяовибратора 39 появляется импульс, поступающий яа выходсрегистра 271 кода номера процессора,бЬСелектор 22 работает следующим образом,При поступлении на вход селектора22 кода номера периферийного устрой35 1 1432ства 18 , совпадающего с постояннохранящимся в регистре 40 номера периферийного устройства кодом, присвоенным данному периферийному устройству 18 , на выходе элемента 41 срав 5нения формируется сигнал, по которомуодновибратор 42 выдает на выход селектора 22 импульс, являющийся признаком обращения процессора 2; к .данному периферийному устройству 183Считывание содержимого регистра11 состояния осуществляется следующим образом (фиг.5). При "захвате"процессором 2, общесистемных средствустановления связи (пусть это будетпроцессор 2,) на управляющий вход ключа 30, ввода данных поступает из блока 11 связи с процессором (с выхода триггера 9) на входы выбора кристалла ВК шинных формирователей 43,20 43, 43 сигнал, по которому в шин-, ных формирователях осуществляется соединение входов-выходов В с выходами С, поскольку сигнал на входах выбора шины ВШ отсутствует. Затем процессор 2 через канал 3, ввода- вывода и шинные формирователи 43 4343 выдает код адреса, закреплейный в данном процессоре за регистром 11 состояния. Этот код распознается селектором 44 адреса, на выходе которого появляется сигнал, который переводит в единичное состояние триггер 45 при поступлении на другой вход этого триггера 45 (вход синхронизации) сигнала синхронизации активного устройства СИА,сопровождающего выдачу данных из процессора 2,. Затем из процессора 2, выдается сигнал "Ввод", поступающий 4 О на второй вход элемента И 46, открытого сигналом выхода триггера 45, в результате чего на выходе элемента И 46 Формируется сигнал синхронизации пассивного устройства СИП, 45 который, поступив на входы выбора шины ВШ шинных формирователей 43 43, 43 з обеспечивает соединение в них входов А с входами-выходами В. В результате содержимое регистра 11 50 состояния поступает через ключ 30ввода данных в канал 3, ввода-вывода процессора 2,. Одновременно при этом в процессор 2 поступает и сигнал СИП, по которому процессор 2, 55 запоминает информацию, поступившую в его канал 31 ввода-вывода.Селектор 44 адреса в ключах 30 ,30, ввода данных имеет такое же 536 2построение, что и селектор 22 (фиг,4), отличаясь от него только отсутствием одновибратора 42,Формула изобретенияУстройство для сопряжения К процессоров с М периферийными устройствами, содержащее М блоков связи с периферийным устройством, каждый 1-йиз которых (1=1,М) содержит регистрномера процессора, дешифратор, первыйэлемент ИЛИ, К ключей приема-передачиинформации, К блоков связи с процессором, каждый из которых содержиттриггер, блок пересчета, содержащийгенератор импульсов, счетчик, причем первые группы информационных входов-. выходов К ключей приема-передачи информации 1-го блока связи с периферийным устройством образуют группы входов-выходов устройства для подключения к группе:информационных входов-выходов 3-го периферийного устройства, вторая группа информаци- онных входов-выходов, 1,-го ключаприема-передачи информации (=1,К)1-го блока связи с периферийным устройством образует группу входов-выходов устройства для подключения к соответствующей группе информационных входов-выходов 1-го процессора, о тл и ч а ю щ е е с я тем, что, с целью повышения производительности и сокращения аппаратурных затрат, в него введены регистр состояния, К ключей ввода данных, М регистров кода номера процессора, в каждый блок связи с периферийным устройством введены второй элемент ИЛИ, элемент И, селектор, в каждый блок связи с процессором введены два выходных ключа, регистр номера процессора, регистр номера периферийного устройства, элемент И, одновибратор, в блок пересчета введены элемент И, элемент ИЛИ, К одновибраторов, причем группы информационных входов регистра номера процессора и регистра номера периферийного устройства -го блока связи с процессором образуют группы входов устройства для подключения соответственно к первой и второй группам адресных выходов х-го процессора, единичный выход триггера 1-го блока связи с процессором является выходом устройства для подключения к входу подтверждения х-го процессора, груп 13 14 Па информационных выходов х-го ключа ввода данных образует группу выхоДов устройства для подключения к группе входов кода состояния х-го процессора, при этом группа информационных выходов первого выходного ключа -го блока связи с процессором соединена с группой входов элемента И М блоков связи с периферийным устройством, руппа информационных выходов второо выходного ключа х-го блока связипроцессором соединена с группой инюрмационных входов селектора М блоков связи с периферийным устройством, группа информационных выходов -го регистра кода номера процессора соединена с первой группой входов первого элемента ИЛИ -го блока связи с периферийным устройством, инфор мационный выход 1-го регистра кода номера процессора соединен с входом лемента И и с первым входом второго элемента ИЛИ 3-го блока связи с пери. серийным устройством, единичный выход триггера -го блока связи .с процессором соединен с д-м входом элемента ИЛИ блока пересчета и с управляющим входом .-го ключа ввода данных, выход -го одновибратора блока пересчета соединен с первым входом элемента И -го блока связи с процессором, причем в блоке пересчета выход элемента ИЛИ соединен с первым входом элемента И, второй вход которого соединен с выходом генератора импульсов, выход элемента И соединен с синхровибратором счетчика, вход -го одновибратора подключен к выходу соответствующего разряда счетчика, выход К-го разряда счетчика сое" динен также со своим информационным 32536 14входом, в каждом блоке связи с процессором группа информационных входоввторого выходного ключа соединена с 5группой информационных выходов регистра номера периферийного устройства, информационный выход которого соединен с входом одновибратора, выходкоторого соединен с нулевым входомтриггера, единичный вход которогосоединен с выходом элемента И, второйвход которого соединен с информационным выходом регистра номера процесса, группа информационных выходов которого соединена с группой информационных входов первого выходного ключа, управляющий вход которого соединен с управляющим входом выходногоключа и с единичным выходом триггера,в каждом блоке связи с периферийнымустройством выход селектора соединенс вторым входом второго элемента ИЛИ,выход которого соединен с входом записи регистра номера процессора, груп па информационных входов которого соединена с группой выходов первогоэлемента ИЛИ, вторая группа входовкоторого соединена с группой выходовэлемента И, группа информационных выЗо ходов регистра номера процессора соединена с группой информационных входов дешифратора, К выходов которогосоединены с соответствующими управляющими входами К ключей приема-передачи информации, при этом (К+1)-йвыход дешифратора 1-го блока связис периферийным устройством соединенс 1-м информационным входом регистрасостояния, группа информационныхвыходов которого соединена с группами информационнык входов К ключейввода данных.