Буферное устройство для передачи данных

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН 18725 19) (11) 1) 4 С 06 Р 13/00 АНИЕ ИЗОБРЕТЕНИЯ ЦЛЦТгРДДТЕЛЬОТ А ВТОРСКОМ 2 (г (4 юл. В 31хнической кибернети СТРОИСТВО ДЛЯ ПЕРЕ 54) БУФЕРНО ЧИ ДАННЫХ(57) Изобрет тельной техн тить время осообщениями мах и сетях,СУДАРСТВЕННЫЙ НОМИТЕТ ССС ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫ 1) 4182332/24-242) 14.01.876) 23.08.88. Б71) Институт теи АН БССР72) Б.В,Махначев53) 681.3 (088.8)56) Авторское свидетельство СССР1111147, кл. С ОЬ Р 13/00, 1984Патент США У 4463443,кл. С ОЬ Р 3/00, 1984. ние относится к вычисли ке и позволяет сокрамена информационными вычислительных систевыполнить функцию передачи данных между асинхронными подсистемами. Синхронизация и компенсация пиковой разницы передаваемых между подсистемами данных осуществляются с помощью узла оперативной памятидоступ к которому организован путемразнесения во времени циклов записии считывания. Используя двухканальный узел буферирования между передаю"щей подсистемой и узлом оперативнойпамяти, осуществляют обработку передаваемых данных при нахождении информационного кадра данных в узлепамяти с последующей передачей данных из узла памяти в узел оперативной памяти до окончания заполненияего первого узла памяти, подключенного со стороны передающей подсистемые 4 зеле ф лыу 13 иле1418725 Редактор В.Пе ираж 704 каз 4 одписно ВНИИПИ Государственного комитета СССР по делам изобретений и открытий13035, Москва, Ж, Раушская наб д, 4/5 оизводственно-полигра 4 ическое предприятие жгород, ул, Проектна оставит ехред А ь И.Хазоваравчук Корректор А,ОбручаИзобретение относится к вычислительной технике и может быть использовано для обработки передаваемых данных в системе их сбора обработки и передачи, а также в вычислительных сетях.Цель изобретения - повьшение производительности.На Фиг.1 приведена схема устройст ва; на фиг.2 - структурная схема узла управления считыванием; на фиг.З- структурная схема узла управления записью; на фиг.4 - структурная схема узла адресации оперативной памяти; на фиг.5 - структурная схема узла управления буферированием; на фиг,б - структурная схема двухканального блока буферирования; на Фиг.7 структурная схема узла доступа к па мяти; на фиг.8 - структурная схема узла ооработки кадра; на фиг.9 - блок-схема алгоритма работы операционного блока; на фиг.10 - блоксхема алгоритма работы блока опре деления программ обработки кадров данных; на фиг.11 - блок-схема алгоритма работы блока обработки кадра данных; на фиг.12 - блок-схема алгоритма работы группы операторов прие- ЗО ма-выдачи данных; на Фиг.13 - блоксхема, алгоритма работы блоков чтения" записи массива данных.Устройство содержит преобразователь 1 последовательного кода в параллельный, преобразователь 2 параллельного кода в последовательный, счетчик 3 импульсов, счетчик 4 импульсов, буферный регистр 5, узел 6 оперативной памяти, узел 7 управле ния считыванием, узел 8 управления записью, узел 9 адресации оперативной памяти, узел 10 синхронизации, узел 11 управления буферированием, двухканальный блок 12 буферирования, узел 13 доступа к памяти, элемент ИЛИ 14, узел 15 обработки кадра, вход 16 данных, вход 17 стробирования принимаемых данных, вход 18 начальной установки, выход 19 данных, вход 20 стробирования выдаваемых данных и выход 21 сигнала сопровождения данных, буферный регистр 22. Преобразователь 1, счетчик 3 и буферный регистр 5 образуют блок преобразования последовательного кода в параллельный, а преобразователь 2, счетчик 4 и буферный регистр 22 блок преобразования параллельногокода в последовательный.Узел 7 управления считыванием(фиг.2) содержит триггеры 23 и 24 иэлементы И 25-28.Узел 8 управления записью (фиг.З)содержит триггеры 29-31, элементыИ 32-36 и элемент ИЛИ 37.Узел 9 адресации оперативной памяти (фиг.4) содержит триггер 38, мультиплексор 39 и счетчики 40 и 41.Узел 11 управления буферированием(фиг. 5) содержит триггеры 42-44, элемент И 45, элемент НЕ 46 и счетчик 47.Двухканальный узел 12 буферирования (фиг.б) содержит узлы 48 и 49 памяти имультиплексоры 50-52,Узел 13 доступа памяти (Фиг.7) содержит реверсивный счетчик 53, элементы ИЛИ 54-56 и триггер 57.Узел 15 обработки кадра (фиг,8)содержит оперативный блок 58, селектор 59 сигналов выборки, блок 60 прерывания, элементы И 61-65, группуэлементов И Ьб и элемент ИЛИ 67,В качестве блока 58 может бытьиспользован программируемый периферийный контроллер.Алгоритм работы операционного блока (фиг.9) содержит группу 68 операторов обработки прерывания, оператор 69 ввода-вывода "Чтение прерывания", группу 70 операторов анализа причины прерывания, группу 71 операторовначальной установки параметра ветвления, блок 72 определения программ обработки кадров данных, блок 73 обработкикадра данных, оператор 74 ввода-вывода"Гашение 1-го флага прерывания", оператор 75 ввода-вывода "Гашение 2-гофлага прерывания", оператор 76 вводавывода "Завершение обработки", группу77 операторов выхода из прерывания,вход 78 прерывания и выход 79 прерывания.Алгоритм работы блока 72 определения программ обработки кадров данных (фиг.10) содержит переменную 80 ветвления, оператор 81 чтения переменной ветвления, оператор 82 анализа условия ветвления, группу операторов 83 передачи управления, группу входом 84 установки переменной ветвления, вход 85 и группу выходов 86 передачи управления.Алгоритм работы блока 73 обработки кадра данных (фиг.11) содержит группу операторов 87 приема-выдачиз 141 данных, группу 88 операторов переработки данных, группу 89 операторов присвоения значения переменной ветвления, оператор 90 передачи управления, вход 91, группу выходов 92 установки переменной ветвления и выход 93 передачи управления.Алгоритм работы группы операторов 87 приема-выдачи данных (фиг.12) содержит оператор 94 ввода-вывода "Установить режим чтения-записи", группу блоков 95 чтения-записи массива данных, вход 96 и выход 97Алгоритм работы группы блоков 95 чтения-записи массива данных (фиг.13) содержит оператор ввода-вывода 98 "Установить адрес доступа", группу 99 операторов органиэации цикла чтения-записи, оператор 100 ввода-вывода "Читать (записать) слово", оператор 101 шага в цикле, оператор 102 анализа выхода из цикла, оператор 103 ввода-вывода "Инкрементировать (декрементировать) адрес", вход 104 и выход 105.Устройство работает следующим образом.Работа устройства начинается с поступлением импульса по входу 18 начальной установки, при этом устанавливаются в исходное состояние счетчик 3 импульсов, счетчик 4 импульсов. узел 8 управления записью, узел 9 доступа к оперативной памяти, узел 10 синхронизации, узел 11 управления буферированием и узел 15 обработки кадра.Затем на вход 16 устройства поступает двоичная последовательность данных, сопровождаемая импульсами по входу 17 стробирования принимаемых данных. С поступлением по входу 17 числа импульсов, кратных разрядности кода данных, на выходе преобразова. теля 1 формируется очереднпй параллельный код поступающих данных, о чем сигнализирует импульс переполнения счетчика 3 импульсов.С каждым переполнением счетчика 3 импульсов импульс с его выхода поступает на вход буферного регистра 5, обеспечивая прием в него очередного сформированного кода данных, а также этот импульс поступает на вход узла 11 управления буферированием.По поступлении каждого такого импульса узел 11 синхронно с синхроимпульсом с выхода узла 10 вьщает8725импульс по своему выходу сигнала 5 10 15 2025 30 3540 4550 55 стробирования записываемых данных, который поступает на вход стробирования блока 12 буферирования, обеспечивая запись в очередную ячейку узла памяти блока 12 кода данных буферного регистра 5 по адресу, поступающему с выхода узла 11 на группу адресных входом блока 12, после чего осуществляется сдвиг указателя адреса очередной ячейки блока 12 на одну позицию и на группу выходов узла 12 выдается адрес очередной (свободной) ячейки блока 12.Этот процесс повторяется с каждым поступлением импульса на вход узла 11 до тех пор, пока не произойдет заполнение узла памяти блока 12 буферирования, что выявляется узлом 11 управления буферированием при очередном сдвиге в узле 11 указателя текущего адреса очередной ячейки узлапамяти по переполнению счетчика 47 узла 11. При этом на управляющем выходе узла 11 происходит смена полярности сигнала, а на его выходе запроса освобождения буфера выдается соответствующий импульс.Сигнал с выхода узла 11, поступая на управляющий вход блока 12, осуществляет подключение цепей управления (цепей адреса управления записью- считыванием и цепи сигнала выборки) заполненного узла памяти к группе входов блока 12 (соответственно,к группе выходов узла 13 доступа к буферу), подключение цепей входов данных заполненного узла памяти к группе входов блока 12 (соответственно, к выходам данных узла 15 обработки кадра) и подключение выходов данных заполненного узла памяти к группе выходов блока 12 (соответственно, к входам данных узла 15 обработки кадра и к входам данных узла 6 оперативной памяти), а также осуществляя подключение входов считывания-записи,стробирования и адреса освободившегося узла памяти соответственно к входу чтения-записи блока 12 (к потенциалу нулевого сигнала), к стробирующниу входу блока 12 (соответственцо, к выходу сигнала страбирования записываемых данных узла 11) и к группе адресных входов узла 12 (соответственно, к группе выходов текущего адреса узла 11) и подключенияцепей входов данных свободного (осво бодившегося) узла памяти к группе входов данных блока 12 (соответственно, к группе выходов данных буферного регистра 5).Импульс запроса освобождения буфера, поступающий с выхода узла 11 на вход прерывания узла 15 обработки кадра, вызывает к исполнению соответствующую программу обработки поступившего кадра данных. Узел 15 обработки кадра осуществляет обработку данных, находящихся в узле 49 памяти блока 12, в соответствии с исполняемой операционным блоком узла 15 прог раммной обработки, которая может включать операторы ввода-вывода, При исполнении этих операторов управляющие сигналы поступают с выходов узла 15 на соответствующие входы20 узла 13 доступа к памяти, признаки операторов ввода-вывода - с группы выходов данных узла 15 на соответствующие входы узла 13, выдаваемые из узла обработки данные - с выходов 25 узла 15 на входы блока. 12, принимаемые в узел 15 данные - с выходов блока 12 на входы узла 15 обработки. Благодаря этому обеспечивается возможность обработки данных, содержащихся в узле памяти блока 12. По завершении процесса обработки находящегося в узле памяти блока 12 кадра данных программа операционного блока присваивает переменной новое значение,35 соответствующее программе обработки следующего кадра данных, устанавливает в узле 11 нулевой адрес доступа и в завершение процесса обработки исполняет оператор"Завершение обработки", результатом исполнения которого является вьдача по выходу блока 15 обработки соответствующего импульса, который, поступая на вход режима узла 13 доступа к памяти, пе 45 реводит последний в режим чтения данных узла памяти блока 12 и поступает также на разрешение тактовых импульсов узла 8 управления записью.Узел 8 управления записью осуществляет синхронизацию этого импульса с импульсом, поступающим с узла 10 обеспечивая включение процеСса выдачи тактовых импульсов управления процессом последовательной пересылки55 данных из ячеек узла памяти блока 12 и последовательные ячейки узла 6 оперативной памяти. При этом при пересылке каждого слова вьдается последовательность из четырех импульсов записи, осуществляющих следующие действия.Первый выдаваемый по выходу узла 8 тактовый импульс установки указателя адреса записи, поступая на соответствующий вход узла 9 адресации оперативной памяти, устанавливает на его выходах признак режима записи и адрес, записанный в его указателе адреса ячейки записи.Второй вьдаваемый по первому выходу тактовый импульс пересылки данных поступает на вход сигнала выборки узла 13 доступа к памяти, обеспечивая считывание и вьдачу на входы данных оперативной памяти содержимого ячейки узла памяти блока 12, адрес которой зафиксирован в узле 13 доступа к памяти, а также поступает через элемент ИЛИ 14 на вхоц узла 6 оперативной памяти, обеспечивая запись прочитанных данных в очередную ячейку оперативной памяти по адресу, поступающему по соответствующим входам адреса узла 6.Третий выдаваемый по выходу тактовый импульс приращения адреса записи узла 8, поступая на соответствующий вход узла 9, производит сдвиг указателя адреса записи на одну позицию.Четвертый вьдаваемый по выходу тактовый импульс приращения адреса считывания узла 8, поступая на вход узла 13, производит в нем сдвиг указателя адреса считывания (инкремирование содержимого счетчика 53) данных из блока 12 на одну позицию, При этом пересылка одного слова из блока 12 в ячейку узла 6 оперативной памяти завершается, Процесс пересылки данных циклически повторяется и продолжает ся до тех пор, пока не освободится узел памяти блока 12, что выявляется по переполнению счетчика 53 узла 13 при поступлении на его вход инкрементирования адреса импульса после считывания данных из последней ячейки узла памяти блока 12. При этом соответствующий импульс переполнения с выхода узла 13 поступает на второй вход блокировки тактовых импульсов узла 8 управления записью, осуществляя блокировку вьдачи тактовых импульсов записи, и поступает такжена выход 21 сигнала сопровожденияданных устройства, сигнализируя опоступлении в оперативную памятьочередного информационного кадра данных.После этого на вход 20 стробирования выдаваемых данных начинают поступать синхроимпульсы, выдаваемые принимающей подсистемой. Поступление на вход 20 устройства 1-го импульса стробирования выдаваемых данных приводит к переполнению счетчика 4 импульсов, что приводит к выдаче по его выходу переполнения соответствующего сигнала, поступающего на вход разблокировки тактовых импульсов узла 7 управления считыванием, вырабатываемые тактовые импульсы которого обеспечивают управление считыванием очередного слова данных из ячейки узла 6 оперативной памяти и пересылку его в буферный регистр 22. При этом выдаются следующие три тактовых импульса.Первый, выдаваемый по выходу элемента И 25 узла 7, тактовый импульс установки указателя адреса считывания группы, поступая на соответствующий вход узла 9, устанавливает на его выходах признак режима считывания и адрес, записанный в указателе адреса ячейки считывания.Второй, выдаваемый по выходу элемента И 26 узла 7, тактовый импульс пересылки данных, поступая через элемент ИЛИ 14 на вход узла 6 оперативной памяти, обеспечивает чтение и выдачу данных из ячейки памяти на выходы узла 6. Этот же тактовый импульс поступает на вход регистра 22, обеспечивая запись в него прочитанных из узла 6 данных.Третий, выдаваемый по выходу элемента И 27 узла 7, тактовый импульс приращения адреса считывания, поступая на соответствующий вход узла 9, производит сдвиг указателя адреса .считывания на одну позицию.На этом заканчивается чтение и передача слова данных из очередной ячейки узла Ь в буферный регистр 22, после чего выдача тактовых импульсов прекращается.Поступающий по входу 20 устройства импульс стробирования предпоследнего разряда приводит к возникновению на выходе счетчика 4 сигнала заполнения, который, поступая на вход режима преобразователя 2, обеспечивает пересылку содержимого буферного регистра 2 в преобразователь 2 синх ронно с поступлением по входу 20 устройства последнего импульса стробирования с одновременной выдачей навыход 19 устройства значения старшего разряда пересылаемого кода данных,Поступление по входу 20 каждого следующего импульса стробирования выдаваемых данных приводит к выдаче синхронно с ним по выходу 19 значенияследующего разряда выдаваемой двоичной последовательности. С поступлением последнего импульса на входсчетчика 4 на его выходе вновь возникает сигнал переполнения, которыйаналогично описанному инициируетпроцесс пересылки следующего словаданных из очередной ячейки узла 6в буферный регистра 22 устройства,т.е. к моменту завершения преобразования и выдачи данных по выходу 19следующая порция (слово) данных находится в буферном регистре 22,Процесс тактирования выдаваемыхданных со стороны принимающей подсистемы и процесс пересылки следующего слова данных из очередной ячейки узла 6 в буферный регистр 22 устройства развиваются параллельно инезависимо одни от другого. Однакопоследний завершается раньше выдачипоследнего бита, поступившего напреобразователь 2, благодаря томучто при применении устройства выдерживают соответствующее ограничениена максимальную частоту поступленияимпульсов стробирования выдаваемыхданных, определяемое разрядностьюпреобразователя 2 и быстродействиемосновного тактового генератора узла10 синхронизации,Принимающая подсистема должнаподсчитывать число импульсов, поступивших по выходу 21 устройства за времясеанса обмена, так как это числоопределяет количество слов (кратныхобъему М узла памяти блока 12), пос-,тупивших за время обмена в узел Ьоперативной памяти. 5 10 15 2025 30 35 40 45 50 0 начале следующего сеанса обмена передающая подсистема сообщает сигна- лом начальной установки, который поступает на:вход 18 устройства и вне связей устройства в принимающую подсистему в виде сигнала начала сеанса связи. После этого процесс обработки передаваемых межцу подсистемами данных осуществляется описанным образом.Благодаря разнесению ио времени синхроимпульсов доступа к основной памяти при записи и считывании реализована возможность одновременного существования процесса передачи данных из узла памяти блока 12 буферирования в узле б и процесса передачи данных из узла б в буферный регистр 22 (и далее на выход 19 устройства), что обеспечивает возможность непрерьывного обмена данными между подсистемами работающими с различными илиУизменяющимися скоростями передачи,91418725 1 Одом блока преобразования параллельного кода в последовательный, выходкоторого является выходом даНных устройства, о т л и ч а ю щ е е с я тем,что, с целью повышения производительности, устройство содержит узел управления буферированием, двухканальный блок буферирования, узел доступа10 памяти, элемент ИЛИ и узел обработкикадра, причем вход начальной установки узла обработки кадра соединен с установочными входами блока преобразо-вания последовательного кода в парал 15 флел ный блока преобразования параллельного кода в последовательный, узф о р м у л а и з о б Р е т е н и я ла уравления буферированием, узлауйравления записью, узла адресациист ойство для переда 1, Буферное Устроиство для перед оперативной памяти, узла синхронизачи данных, содержащее блок преобра и и является входом начальной устазования последовательного кода в пановки устройства, выход готовностираллепьный, бло р рблок п еоб азования па"блока преобразования последовательльного ко а в последовательный,ного кода в параллельный соединен сэел оперативной памяти, узел управУ Рвходом разрешения узла управленияления считыванием, узел управления25 буферированием, выход запроса котозаписью узел адресации оперативнойза ии п ичем Рого соеДинен с входом пРеРываниЯ Уэпамяти и узел синхронизации, ричемин о мационный вход блока преобрационных выходов которого соединенаэования последовательного кода в пас первой группой информационных вхораллельный является входом данныхдов двухканального блока буферироваойства синхровход блока преоб- ЗО дов двуния и группой информационных входовразовани дазования последовательного кода вузла доступа к памяти, группа адреспа аллельный является входом стробимых анных стройст- ных и управляющих выходов которогоРинимаемых данньх устроисое инены соответ- чтения-записи и строба двухканального блошка буферирчпа выходов узла инхрониэации соединена с группой синхровходов блокауправления б ферирдинена с группой входов установки ад- упРавленияРо ыреса стробадвухканального блока буфсинхровходов узла управления считыванием, группа тактовых выходов которо- второй вход чтения-записи которогого соединена с группой вхоуп ой входов уста соединен с шиной нулевого потенциалаковки адреса чтения узла адресации устройства, группа информационныхоперативнои памяти, гру пп яти группа выходов выходов блока преобразования последокоторого соединена с группой адрес- вательного кода в параллельный соединых входов узла опер топеративной памяти иена с второй группой информационныхгруппа информационных выходов которо- БО входов двухканального блока буфериго соединена с группой информацион- рования, группа информационных выхоных входов блока преобразования па- дов которого соединена с группамираллельного кода в последовательный, информационных входов узла оперативпервый синхровход которого является ной памяти и узла обработки кадра,входом стробирования выдаваемых дан группа адресных выходов которого соеных устроиства,а а выход готовности динена с группой входов установкисоединен с входом разрешения узла уп- адреса узла доступа к памяти, стробиравления считыванием, тактовый вьяод рующий выход которого является выхокоторого соединен снен с вторым синхровхо- цом сигнала сопровождения данных уст 1418725ройства и соединен с входом запрета узла управления записью, выход приращения адреса которого соединен с входом приращения адреса узла доступа к памяти, выход разрешения записи угла обработки кадра соединен с входом режима узла доступа к памяти и с входом разрешения узла управления записью, тактовый выход которого сое О динен с тактовым входом узла доступа к памяти и с первым входом элемента ИЛИ, тактовый выход узла управления считыванием соединен с вторым входом элемента ИЛИ, выход которого соединен 15 с входом записи чтения узла оперативной памяти.2. Устройство по п.1, о т л и ч аю щ е е с я тем, что двухканальный блок буферирования содержит два узла памяти и три мультиплексора, причем первые группы информационных входов первого и второго мультиплексоров объединены и образуют первую группу информационных входов, первые входы 25 адреса, чтения-записи и строба блока, вторые группы информационных входов первого и второго мультиплексоров объединены и образуют вторую группу информационных входов, вторые входы ЗО адреса, чтения-записи и строба блока, группа выходов первого и второго мультиплексоров соединена с входами данных адреса, записи-чтения и строба соответственно первого и второго уз 35 лов памяти, выходы которых соединены соответственно с второй и первой группами информационных входов третьего мультиплексора, выходы которого являются группой информационны выходов узла, управляющие входы первого, второго и третьего мультиплексоров объединены и являются управляющим входом узла.13. Устройство по п.1, о т л и ч а ю щ е е с я тем, что узел управления записью содержит три триггера, группу элементов И, элемент И и элемент ИЛИ, причем вход установки первого триггера соединен с входом установки 5 О второго триггера и является входом разрешения узла, первый вход элемен" та И является вторым входом запрета узла, первый вход элемента ИЛИ является установочным входом узла, выход второго триггера соединен с вторым входом элемента И, выход которого соединен с вторым входом элемента ИЛИ, выход которого соединен с входами сброса первого ц второго триггеров, выход первого триггера соединен с вхо дом данных третьего триггера, выход которого соединен с первымц входами элементов И группы, вход синхронизации третьего триггера и второй вход первого элемента И группы образуют вторую группу сцнхровходов узла, вторые входы элементов И группы с второго по четвертый образуют входы соответственно с первого по третий первой группы синхровходон узла, выходы первого ц третьего элементов И группы образуют группу тактовых выходов узла, выход второго элемента И группы является тактовым выходом узла, выход четвертого элемента И группы является выходом приращения адреса узла.4, Устройство по п,1, о т л и ч аю щ е е с я тем, что узел управления буферированием содержит трц триггера, элемент И, элемент НЕ, счетчик, причем гход установки первого триггера является входом разрешения узла, вход синхронизации второго триггера и первый вход элемента И образуют группу синхровходов узла, вход сброса счетчика является установочным входом узла, выход первого триггера соединен с входом данных второго триггера, выход которого соединен с вторым входом элемента И, выход которого соединен с входом элемента НЕ, с входом сброса первого триггера и является выходом строба записи узла, выход элемента НЕ соединен со счетным входом счетчика, разрядные выходы которого являются группой адресных выходов узла, выход переполнения счетчика соединен со счетным входом третьего триггера и является выходом запроса, выход триггера является выходом управления узла.15. Устройство по п.1, о т л и ч аю щ е е с я тем, что узел доступа к памяти содержит реверсивный счетчик, три элемента ИЛИ и триггер, причем установочный и вычитающий входы р аверсивного счетчика, первые входы первого, второго и третьего элементов ИЛИ, вход установки триггера образуют группу входов установки адреса узла, разрядные выходы реверсивного счетчика, выход триггера и выход третьего элемента ИЛИ образуют группу адресных и управляющих выходов узла, выход переполнения реверсивного счетчика является стробирующим выхо 131418125 14 дом узла, второй вход первого элемен- ИЛИ является входом режима узла, вита ИЛИ является входом приращения ход первого элемента ИЛИ соединен с адреса узла, второй вход третьего эле- суммирующим входом реверсивнбго счет" мента ИЛИ является тактовым входом5чика сброса, выход второго элемента узла, второй вход второго элемента ИЛИ соединен с входом сброса триггера.1