Делительное устройство

7425 ОП ИСА ИЗОБРЕТ Союз Советских Социалистическиг Республик(22) Заявл заявки диненпен п и Госудерственныи комитет Совета Министров СССР по делам изобретенийи открытий(53 15.07.7 юллетень26 Дата опубликования сания 02 Авторыизобретен Л. Я. Лапкин и Ю, ф. Сергеев(54) ДЕЛИТЕЛЪНОЕ УСТРОЙСТВ Изобретение относится к области вычислительной техники, в частности, к вероятностно.импульсным вычислительным устройствам.Известное устройство аналогичного назначения содержит регистры делимого и делителя,генератор тактовых импульсов, соединенный спервыми входами элементов И четырехгрупп элементов И, вторые входы которыхттодключены соответственно к выходам младших разрядов регистра делителя, выходам регистра делимого, первым и вторым грувпамвыходов датчика случайных чисел, две схемысравнения, два входа каждой из которых подключены соответственно к выходам элементов И,первой, третьей и второй, четвертойгрупп, логический блок умножения, первыйвход которого соединен с выходом первойсхемы сравнения, его второй вход соединен свыходом элемента И второй труппы, подключенного вторым входом к выходу старшегоразряда регистра делимого, а выходы логического блока умножения соединены с регистром частного.Недостатком устройства является сложность, обусловленная иопользованием операционного усилителя и необходимостью двойного преобразования информации,Цель изобретения - упрощение устройства.Предлагаемое делительное устройство отличается от известного тем, что вместо вероятностно-импульсного операционного усилителя с логической схемой умножения в цели обратной связи в нем используются два элемента НЕ, элемент ИЛИ и элемент задержки 5 на один такт.Для увеличения быстродействия аналогичноизвестным устройствам старший разряд регистра делителя и. старший разряд регистра делимого не подключены к соответствующим 10 схемам сравнения. Выход схемы сравнения,соответствующей делителю, подключен ко входу первого элемента НЕ. Старший разряд регистра делимого через соответствующий элемент И и выход схемы сравнения, соот ветствующей делимому,подключены ко входам логического блока умножения, к другому входу которопо подключен выход элемента ИЛИ, Выходы логического блока умножения подключены ко входам двух младших 20 разрядов регистра частного (считая от младшего).Блок-схема предлагаемого устройства изображена на чертеже.Оно состоит из регистра делителя 1, стар ший разряд 2 которого не подключается кдругим блокам устройства, регистра делимого 3 со старшим разрядом 4, групп 5 - 9 элементов И на два входа, схем сравнения 10, 11, генератора 12 тактовых импульсов, датчика 13 равномерно распределенных случайных чисел,Вес символов Код символов 1г=2 х 1 г= -2 хУ 2 х У 2 х 50 а 2 а,а,55 бО 0 0 1 1 0 0 1 1 0 0 0 0 0 0 0 1 00,50,5100,50,51 0 0 0 0 0 1 1 0 0 0 0 0 0 0,5 0,5 1 В таблицечения: б 5 3элементов НЕ 14, 15, элемента ИЛИ 16, элемента задержки 17 на один такт, логического блока умножения 18 и регистра частного 19, второй разряд которого, считая от младшего, работает как одноразрядный сумматор, а остальные - как разряды двоичного счетчика.Предлагаемое делительное устройство работает по статическому принципу. Двоичный и-разрядный код делителя х, заданного на диапазоне 0,5; 1, записывается в регистр делителя 1. Двоичный и-разрядный код делимого у, заданного на интервале 0,1, записывается в регистр делимого 3, При подаче тактового импульса с генератора 12 на группы элементов И 5 - 9 на первые входы схем сравнения 10 и 11 описываются (и - 1) -разрядные коды х и у, соответствующие младшим разрядам делителя х и делимого у, а на вторые входы схем сравнения 10 и 11 списываются случайные (и - 1)-разрядные числа г, и р, с разных выходов датчика 13 равномерно распределенных случайных чисел.Если в результате сравнения (статистического испытания) окажется что х)г;(у)р;), то на выходе схемы сравнения 10 (11) появится 1, в противном случае - 0. Такие статистические испытания повторяются многократно с частотой, задаваемой генератором 12 тактовых импульсов. Количество этих испытаний, необходимое для представления делителя и делимого в вероятностно-импульспой форме с требуемой точностью, определяет быстродействие делительного устройства. В предлагаемом устройстве аналогично известным для повышения быстродействия реализовано трехсим вольное вероятностно-импульсное представление. Старший разряд кода делимого не участвует в статистических иопытаниях. Значение этого разряда указывает, в каком из двух диапазонов О; 0,5 или 0,5; 1 лежит делимое. Совокупность детерминированной последовательности импульсов, поступающей с выхода элемента И 9, и псевдослучайной последовательности импульсов, поступающей с выхода схемы сравнения 11, представляет собой вероятностно-импульсную трехсимвольную последовательность, Элементами этой последовательности являются символы с весами: О, 0,5 и 1. Если делимое лежит в диапазоне О; 0,5, то элементами соответствующей последовательности являются два символа с весами 0 и 0,5. Если делимое лежит в диапазоне 0,5; 1, то элементами соответствующей последовательности являются символы с весами 0,5 и 1. Статистические испытания над и-разрядной величиной у в в полном интервале 0,1 заменяются испытаниями над (и - 1) -разрядной величиной у в половине интервала, При этом число элементарных дискретных уровней, соответствующих единице младшего разряда и-разрядного двоичного кода, уменьшается вдвое. Для того, чтобы абсолютное значение ошибки не пре 5 10 15 20 25 30 35 40 45 восходило веса младшего разряда двоичного2,2522 лкода, достаточно провести -статистиче 4ских испытаний, т. е, в четыре раза меньша, чем для бинарного вероятностно-импульсного ,представления делимого с такой же точностью. Аналогичные рассуждения относятся и к вероятностно-импульсному представлению делителя, Так как делитель задан на интервале 0,5; 1, то значение старшего разряда кода делителя заранее известно - оно равно единице, Это позволяет не использовать выход старшего разряда 2 регистра делителя 1.Таким образом, делитель х представляется псевдослучайной последовательностью единиц и нулей с весами 1 и 0,5 соответственно, поступающей с выхода схемы сравнения 10 на вход элемента НЕ 14.Элементы НЕ 14, 15, ИЛИ 16 и задержки 17 составляют функциональный преобразователь, с выхода которого (выход элемента ИЛИ 16) на вход логического блока 18 по 1ступает величина г - , представленная в2 хбинарном вероятностно-импульсном представлении (последовательностей нулей и единиц с весами 0 и 1 соответственно), где х - бинарное вероятностно-импульсное представление делителя. При этом с выхода элемента НЕ 15 через элемент задержки 17 на второй вход элемента ИЛИ 16 будет поступать величина (1 - г). Элемент задержки 17 позволяет добиться статистической независимости последовательностей импульсов, поступающих на входы элемента ИЛИ 16. Так как с регистра делителя 1 снимаются на схему сравнения 10 все разряды, кроме старшего 2, то с выхода элемента НЕ 14 на вход элемента ИЛИ 16 подается, величина 2 (1 - х). Функционирование логического блока умножения 18 описывается таблицей соответствия входов и выходов - таблица 1(а). В таблице 1(б) приведены веса, соответствующие символам сомножителей и произведения. используются следующие обознавольном вероятностно-импульсномленни. представВеличина, поступающая на вход регист 2 хра частного 19, представляет собой половину частного. Если на выходе логического блока 18 появляется код 10, соответствующий символу с весом 0,5, то на вход первого (младшего) разряда регистра 19 поступает единица, Если на выходе логического блока 18 появляется код 01, соответствующий символу с весом 1, то на вход первого разряда поступает нуль, а на вход второго разряда - единица. При расчете числа разрядов регистра частного 19 необходимо учитывать требуемое количество статистических испытаний и что при поступлении на входы регистра частного 19 последовательности кодов, представляющей величину, в нем должно накапливаться2 хУчисло, соответствующее величине - , т. е,х полному частному. а, - входной сигнал, поступающий с выхода элемента ИЛИ 16; а. - входной сигнал, соответствующий значению старшего разряда кода делимого у; а, - входной сигнал, поступающий с выхода схемы сравнения 11; о 1 - выходной сигнал, поступающий на вход первого (младшего) разряда регистра частного 19; б - выходной сигнал, поступающий на вход второго разряда (одноразрядного сумматора) регистра частного 19.Совокупность выходных сигналов Ь, и Ь в . произвольный момент времени представляет собой код символа величины в трехсимУ2 х Таким образом, в регистре 19 накапливается число, которое тем ближе к частному -У х чем больше проведено статистических иопытаний. Предмет изобретения10 Делительное устройство, содержащее регистры делимого и делителя, генератор тактовых инпульсов, соединенный с первыми входами элементов И четырех групп элементов И, вторые входы которых подключены соот ветственно к выходам младших разрядов регистра делителя, выходам регистра делимого, первым и вторым группам выходов датчика случайных чисел, две схемы сравнения, два входа каждой из которых подключены соот ветственно к выходам элементов И первой,третьей и второй, четвертой групп, логический блок умножения, первый вход которого соединен с выходом первой схемы сравнения, его второй вход соединен с выходом элемента 25 И второй группы, подключенного вторымвходом к выходу старшего разряда регистра делимого, а выходы логического блока умножения соединены с регистром частного, о тл ич а ю щ е е с я тем, что, с целью упрощения уст ройства, оно содержит последовательно соединенные первый элемент НЕ, подключенный к первому входу элемента ИЛИ, второй элемент НЕ и элемент задержки, причем вход первого элемента НЕ соединен с выхо дом второй схемы сравнения, выход элементаИЛИ соединен с третьим входом логиче.ского блока умножения, а выход элемента задержки подключен ко второму входу элемента ИЛИ.ставитель А. КиселевТехред М. Семенов Редакто Нанкина Типография, пр, Сапунова,аказ 2349/1ЦНИИП 477425. :ъ Изд,1650 осударственного,комитета по делам изобретений и Москва, Ж, Раушская