Матричный сумматор

,154521 А 51) 5 С 06 Р 7/50, 11/00 ОПИСАНИЕ ИЗОБРЕТЕНИЯ АВТОРСКОМУ ЕТЕЛЬСТВ 24 вл. В и СССР980.ССР ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГКНТ СССР(57) Изобретение относится к вычислительной технике и может быть использовано в управляющих вычислительныхмашинах обработки информации. Цельизобретения - повышение достоверности работы матричного сумматора. Матричный сумматор содержит шифраторы4, 5 кода состояния и кода режима,регистр 6 состояния, регистр 7 режиТир венного комитета 113035, Москва, ИПодписноебретениям и открытиям при ГКНТ Саушская наб., д. 4/51545217 О ма, узлы 8, 9, 33 дешифрации, коммутаторы 10-13, 22, 23, 27, 30, группы 14, 16, 24 элементов ИЛИ, группы 15, 17, 25 элементов И, блоки 18, 19, 28 элементов И, узлы 20, 21, 26 суммирования, узел 29 сложения по модулю два. Операнды поступают на входы 1, 2 первого и второго слагаемых матричного сумматора, результат вычисИзобретение относится к вычислительной технике и может быть использовано в управляющих вычислительных машинах обработки информации.Цель изобретения - повышение достоверности работы матричного сумматора.На фиг, 1 приведена функциональная схема матричного сумматора, на фиг.2- 4 - функциональные схемы шйфратора кода режима, первого (второго) узла 25 дешифрации и шифратора кода состояния соответственно; на фиг.5-8 - Функциональные схемы первого, четвертого, второго и пятого коммутаторов с третьим узлом дешифрации соответст- ЗО венно, на фиг, 9 и0 - ЬункциональНые схемы группы элементов ИЛИ и группы элементов И соответственно; На фиг. 11 - Функциональная схема блока элементов И; на фиг, 1 2 - функциональная схема узла суммирования на фиг. 13-.15 - функциональные схемы третьего, шестого и седьмого коммутаторов соответственно, на фиг . 6 и 17 - функциональные схемы узла сло 40 жения по модулю два и восьмого коммутатора соответственно.Матричный сумматор содержит входы 1 и 2 первого и второго слагаемых соответственно матричного сумматора, 45 тактовый вход 3 матричного сумматора, шифраторы 4 и 5 кода состояния и кода режима соответственно, регистр 6 состояния, регистр 7 режима, первый и второй узлы 8 и 9 дешифрации, первый, четвертый, второй и пятый коммутаторы 10-13 соответственно, первую группу элементов ИЛИ 14, первую группу элементов И 15, вторую группу элементов ИЛИ 16, вторую группу элементов И 17, первый и второй блоки элементов И 18 и 19, первый и второй узлы 20 и 21 суммирования, седьмой и третий коммутаторы 22 и 23, третью ления снимается с выходов 31, 32 результата и переноса матричного сумгматора. Тактирование работы ведется по входу 3 матричного сумматора. Осуществляется безошибочное формирование кода суммы при неисправности аппаратуры путем последовательного подключения различных узлов для проведения вычислений, 17 ил. группу элементов ИЛИ 24, третью группу элементов И 25, третий узел 26 суммирования, шестой коммутатор 27, третий блок элементов И 28, узел 29 сложения по модулю два, восьмой коммутатор 30, выходы 31 и 32 результата и переноса матричного сумматора, тре тий узел 33 дешифрации.Шифратор 5 кода режима (фиг.2) содержит элементы И 34-48, элементы ИЛИ 49-53 и элемент И 54. Узлы 8 и 9 дешифрации (Фиг,З) содержат элементы И 55 и 56, элемент ИЛИ 57, элементы И 58-62 и группу элементов ИЛИ 63.Шифратор 4 кода состояния (фиг,4) содержит в своем составе элементы И 64-79 и элементы ИЛИ 80-84. Коммутатор 1 0 (Фиг,5) содержит в своем составе элементы И 85-92 и элементы ИЛИ 93-96, Коммутатор 11 (Фиг,6) содержит в своем составе элементы И 97- 104 и элементы ИЛИ 105-108, Коммутатор 12 (Фиг,7) содержит в своем составе элементы И 109-116 и элементы ИЛИ 117-120. Коммутатор 13 и третий узел 33 дешифрации (фиг.8) содержат в своем составе элементы И 121-128 и элементы ИЛИ 129-133.Группа элементов ИЛИ 14 (16,24)(фиг.9) содержит в своем составе элементы ИЛИ 134-137.Группа элементов И 15 (17, 25) (фиг.10) содержит элементы И 138- 141. Блок элементов И 18 (1 9, 28) (фиг.11) содержит элементы И 142- 147. Узел 20 (21,26) суммирования (фиг. 2) содержит элементы И 148- 157 и элементы ИЛИ 158-163. Коммутатор 23 (фиг. 3) содержит элементы И 1 64-1 71 и элементы ИЛИ 1 72-1 75 .Коммутатор 27 (фиг.14) содержит элементы И76-183 и элементы ИЛИ 184- 1 87 . Коммутатор 22 (Фиг . 5) содержит элементы И 188-203 и элементы ИЛИ 204-207, Узел 29 сложения по модулю5 5 чдва (фиг 6) содержит элементы И208-2 5 и элементы ИЛИ 21 6 и 217.Коммутатор 30 (фиг.17) содержитэлементы И 218-225 и элементы ИЛИ226 и 227.Матричный сумматор работает следующим образом,Матричный сумматор функционируетв четырех режимах, каждый из которыхопределяется кодом режима Р, формируемым на втором и третьем выходахузла 9, При этом режимы работы матричного сумматора отличаются от другого составом задействуемых аппаратных средств. Изменение режима работыматричного сумматора производится позаднему фронту сигнала признака операции, поступающего на тактовый вход3 матричного сумматора, каждый раз,когда на выходе 3 результата или навыходе 32 переноса сумматора формируется соответствующий код с позиционным представлением цифры суммы 2,или переноса Р, имеющего ошибку категории З-а, При этом изменениекода режима В. производится следующимобразом.Предположим, что после подачи наматричный сумматор питания в пятиразрядном регистре 7 режима, построенномна Т-триггерах, установится избыточный кбд режима К = 01 010. Тогда припоступлении в матричный сумматор сигнала признака операции с тактовоговхода 3 на первом выходе узла 9 установится сигнал г = 1, а на втором итретьем выходах данного узла 9 - кодК = ОО. Если при снятии с входа 3сумматора сигнала признака операциихотя бы в одном из кодов, формируемых на выходах 31 и 32, присутствуетошибка категории Я-а-О, то под воздействием кода Р." = 11010, поступающего с шифратора 5 кода режима, врегистре 7 режима установится новыйизбыточный код состояния К = 10000.В этом случае при наступлении в матричный сумматор на вход 3 очередногосигнала признака операции на первомвыходе узла 9 установится сигналг = О, а на втором и третьем выходах"Данного узла 9 - код Р. = 01, что соответствует изменению режима работыматричного сумматора.Если при снятии с входа 3 сумматора очередного сигнала признака операции, по-прежнему хотя бы в одномиэ кодов, формируемых на выходах 3152 7 б 5 О 15 20 25 30 35 40 45 50 55 и 32, присутствует ошибка категорииБ-а-О, то под воэдействием кода Рц=О 111, поступающего с шифратора 5кода режима, в регистре 7 режима установится новый избыточный код состояния К = 11111. В этом случаепри поступлении в матричный сумматорна вход 3 следующего сигнала признакаоперации на первом выходе узла 9 установится сигнал г = 1, а на втором итретьем выходах данного узла 9 - кодК = 11.,Если и в дальнейшем на выходах31 , 32 сумматора формируются коды сошибками категорий К-а- О, то последовательность изменения кода режима Кследующая: 00, 01, 11, 10, 00, 01,Данная последовательность изменения кода режима К сохраняется датех пор, дока сам шифратор 5 кодарежима, регистр 7 режима и узел 9 небудут иметь отказов . В противном случае последовательность изменения кода режима К меняется,Предположим, что в матричном сумматоре имеются отказы отдельных элементов со следующими проявлениями: впервом разряде регистра 7 режима постоянно присутствует нуль; в четвертом разряде регистра 7 режима постоянно присутствует единица.Предположим, что после подачи наматричный сумматор питания в регистре 7 режима такжеустановится избыточный код режима В.= 01010, Тогдапри поступлении в матричный сумматорсигнала признака операции с входа 3на первом выходе узла 9 установитсясигнал г = 1, а на втором и третьемвыходах данного узла 9 - код К = 00,Если при снятии с входа 3 сумматорасигнала признака операции хотя бы водном из кодов, формируемых на выходах 31 и 32, присутствует ошибкакатегории Я-а-О, то под воздействиемкода Ки = 11010, поступающего с шифратора 5 кода режима,в регистре 7режима установится новый избыточныйкод состояния В = 11000. В этом случае при поступлении в матричный сумматор на вход 3 очередного сигналапризнака операции, на первом выходеузла 9 установится сигнал г = О,а на втором и третьем выходах данногоузла 9 - код В = 01.Если при снятии с входа 3 сумматора очередного сигнала признакаоперации по-прежнему хотя бы в одномиз кодов, формируемых на выходах 31и 32; присутствует ошибка категорииБ-а-О, то под воздействием кода Вн0011.1, поступающего с шифратора 5кода режима, в регистре 7 режима уста 5новится новый избыточный код состояния В = 1111 0. В этом случае при поступлении в матричный сумматор навход 3 следующего сигнала признакаоперации на первом, выходе узла 9 ус-тановится сигнал г = 1, а на второми третьем выходах данного узла 9 -Ход В = 10Если в дальнейшем на выходах 31,32 сумматора формируются коды с ошибками категорий Б-а-О, то последовательность изменения кода режима Вследующая: 00, 01, 1 О, 11, 00, 01,Следовательно, при данном распределении отказов код режима В приНимает все четыре возможных значения,хотя последовательность их формирования и отлична от исходной, Это обеспечивает работу матричного сумматора 25во всех четырех режимах.Аналогичным образом код режима Впринимает все свои возможные значеНия при сохранении возможности изменения в избыточном коде режима В одНого разряда из числа первого и пято 1 а и двух разрядов из числа второго,третьего, четвертого.В первом режиме В = 00) матричНый сумматор работает следующим образом.При поступлении на входы 1 и 2слагаемых матричного сумматора кодовоперандов Х и У совместно с сигналомпризнака операции на входе 3 кодыоперандов Х и У через коммутаторы 1 Ои 11 поступают на входы группы элементов ИЛИ 14 и группы элементов И15. При этом на выходе результатаузла 20 суммирования Формируется код 45цифры2 = (Х + Т 3 тпос 14,а на выходе переноса узла 20 суммирования - код цифрыО, при (Х + У)(4;Р =1, при (Х+ Т 4 Коды этих чисел соответственно через коммутаторы 22 и 30 поступают на выходы 31 и 32 матричного сумматора и входы шифратора 5 кода режима и шиф- ратора 4 кода состояния. Если коды цифр 2 и Р не содержат ошибок категории Б-а-О, то выполнение операции на этом завершается. В противном случае операция сложения повторяется,но уже при другом режиме работы матричного сумматора,Во втором режиме (В = О 1 ) матричный сумматор работает следующим образом.При поступлении на входы 1 и 2 мат ричного сумматора кодов операндов Х и У совместно с сигналом признака опе рации на входе 3 коды операндов Х и У через коммутаторы 12 и 13 поступают на входы группы элементов ИЛИ.1 б и группы элементов И.17. При этом на выходе результата узла 21 суммирования формируется код суммы 2 а на выходе переноса - код переноса Р. Коды суммы 2 и переноса Р соот-ветственно через коммутаторы 22 и 30 поступают на выходы 31 и 32 матричного сумматора и входы шифратора 5 кода режима и шифратора 4 кода состояния. Если коды цифр 2 и Р не содержат ошибок категории В-а-О, то выполнение операции на этом завершается. В противном случае операция сложения повторяется, но уже при другом режиме работы матричного сумматора.В третьем режиме (В = 10) матричный сумматор работает следующим образсм.При поступлении на входы 1 и 2 матричного сумматора кодов операндов Х и 7 совместно с сигналом признака операции на входе 3 коды операндов Х и 7 через. коммутаторы 23 и 27 поступают на входы группы элементов ИЛИ 24 и группы 25 элементов И. При этом на выходе результата узла 26 суммирования Формируется код суммы 2, а на выходе переноса - код переноса Р. Коды суммы 2 и переноса Р соответственно через коммутаторы 22 и 30 поступакт на выходы 31 и 32 матричного сумматора и входы шифратора 5 кода режима и шифратора 4 кода состояния. Если коды цифр 2 и Р не содержат ошибок категории Я-а-О, то выполнение операции на этом завершается. В противном случае операция сложения повторяется, но уже при другом режиме работы матричного сумматора..(7 + ,) щой 4,2 где Я на выходецифры 30 О, приХ+ 8(41, при Х+ 834,40 В четвертом режиме (Вричный сумматор работаетобразом,При поступлении на входы 1 и 2 матричного сумматора кодов операндов Х и 7 совместно с сигналом признака операции на входе 3 код операнда Х через коммутатор 1.1 поступает на первые входы группы элементов ИЛИ 14 и группы элементов И 15, а код опе. ранда Т через коммутатор 12 поступает на первые входы группы элементов ИЛИ 16 и группы элементов И 17. При этом двухразрядный код состояния Б с выходов узла 8 через коммутатор 10 поступает на вторые входы группы элементов ИЛИ 14 и группы элементов И 15, а через коммутатор 13 - на вторые входы группы элементов ИЛИ 1 6 и группы элементов И 17. В результате этого на выходе результата узла 20 формируется код цифры цифра, описываемая двоичным кодом Я,переноса формируется код на вторых выходах узла 33 дешифрацииформируется код циФры О,приЯ=О;Рф 1, при Я г О,на выходе узла 21 формируется кодцифры 2= (Х - Я ) шой 4,на выходе переноса формируется кодцифры. О, при У + (4 - с ) шой 4 ( 4;Р 1, при У + (4 -) . шод 4 ) 4. Кодцифры 2 через коммутатор 23, а код цифры У через коммутатор27 поступают на входы группы элементов ИЛИ 24 и группы элементов И 25. При этом на выходе узла 26 суммирования формируется код цифры552 = Е =(2 + 2: ) шой 4 =(Х+У )шой 4, а на выходе переноса Формируется код цифры О, при 2 +7, (4,3- 1, при Е, +2 4,Коды циФр Р Р, Рэ, Р поступают на входы узла 29 сложения по модулю два, на выходе которого при этом формируется код переноса(Р + Р 1 + Рэ + РФ) шод 2. Коды суммы 2 и переноса Р соответственно через коммутаторы 22 и 30 поступают на выходы 31 и 32 матричного сумматора и входы шифратора 5 кода режима и шифратора 4 кода состояния. Если коды цифр Е и Р не содержат ошибок категории Я-а-О, то выполнение операции на этом завершается. В противном случае по заднему фронту сигнала признака операции происходит изменение кода состояния Я и кода режима В. При этом следует отметить, что изменение кода состояния 8-производится аналогично изменению кода состояния Н. Отличие состоит лишь в том, что Я" формируется на выходах шифратора 4 кода состояния только при В = 11 и наличии ошибки категории Я-а-О хотя, бы в одном из кодов, поступающих на выходы 31 и 32 матричного сумматора.Одновременное изменение кода состояния Б и кода режима В позволяет матричному сумматору при возвращении, после отработки первого, второго, третьего режимов, в четвертый режим производить обработку информации при другом коде состояния Я, а следовательно, и при задействовании других элементов сумматора, исключая тем са" мым из работы отказавшие элементы.Таким образом, все ошибки в обрабатываемых сумматором кодах можно свести к ошибкам одной. категории 8-а-О. Это значительно упрощает контроль выходной информации сумматора и позволяет испольэовать в нем отказоустойчивые средства контроля и управления.Предлагаемый матричный сумматор обладает устойчивостью к двум-четырем отказам элементов контроля и управления.Сообщение матричному сумматору устойчивости к отказам элементов управления и контроля повышает его безотказность, как системы, при равных показателях надежности его компонен 1545217 2тов, Это повьпнд е т пок д за тели пддсж -ности процессора ПВМ, построенногона основе предлагаемого решения. Формула изобретения5Матричный сумматор, содержащий восемь коммутаторов, три группы элементов И, три группы элементов ИЛИ и три блока элементов И, причем вход первого слагаемого матричного сумматора соединен с первыми информационными входами первого, второго и третьего коммутаторов, вход второго слагаемого матричного сумматора подключен к первым информационным входамчетвертого, пятого и шестого коммутаторов, выходы элементов ИЛИ первой, второй и третьей групп соединены с входами первого, второго и третьего блоков элементов И соответственно, о т л и ч а ю щ и й с я тем, что, с целью повышения достоверности работы матричного сумматора, в него введены три узла суммирования, узел сло жения по модулю два, регистр состояния, регистр режима, шифратор кода состояния, шифратор кода режима и три узла дешифрации причем вход первого слагаемого матричного сумматора подключен к второму информационномуВходу четвертого коммутатора,вход второго слагаемого матричного сумматора подключен к второму информационному входу второго коммутатора35 выходы первого коммутатора и выходы четвертого коммутатора соединены соответственно с первыми и вторыми входами соответствующих элементов И первой группы и элементов ИЛИ первой группы, выходы второго коммутатора и выходы пятого коммутатора соединены соответственно с первыми и вторыми входами соответствующих элементов И второй группы и элементов ИЛИ второй группы, выходы третьего и выходы шестого коммутаторов соединены соответственно с первыми и вторыми входами соответствующих элементов И третьей группы и элементов ИЛИ третьс.й группы, выходы :-го блока элементов И и выходы элементов И .-и группы соединены соответственно с первой и второй группами информационных входов 1-го узла суммирования (1 с 1 4 3 ),.)5 выходы результатд первого, второго и третьего узлов суммирования соединены соответственно с первым, вторым и третьим информационными входами седьмого коммутатора, выход которого является выходом результата матричного сумматора, выходы переноса первого, второго и третьего узлов суммирования соединены соответственно с первым, вторым и третьим информационными входами узла сложения по модулю два и восьмого коммутатора, выход которого является выходом переноса матричного сумматора, выходы шифраторов кода состояния и кода режима соединены с соответствукщими информационными входами регистра состояния и регистра режима соответственно, информационные выхоцы регистров состояния и режима соединены с информационными входами первого и второго узлов дешифрации соответственно, выходы седьмого и восьмого коммутато - ров, информационные выходы второго, третьего и четвертого разрядов регистра состояния и первый выход первого узла дешифрации соединены с соответствующими информационными входами шифратора кода состояния, выходы седьмого и восьмого коммутаторов, информационные выходы второго, третьего и четвертого разрядов регистра режима и первый выход второго узла дешифрации соединены с соответствукщими информационными входами шифратора када режима, тактовый вход матричного сумматора подключен к тактовым входам регистров состояния и режима и первого и второго узлов дешифрациивторой и третий выходы второго узла дешифрации соединены с управляющими входами всех коммутаторов и соответствующими информационными входами шифратора кода состояния, второй и третий выходы первого узла дешифрации соединены с соответствующими разрядами вторых информационных входов первого и пятого коммутаторов, выходы результата первого и второго узлов суммирования соединены с вторыми информационными входами третьего и шестого коммутаторов соответственно, вторые и третьи выходы первого и второго узЛов дешифрации соединены с информационными входами третьего узла дешифрации, информационный выход которого соединен с четвертым информационным входом уэлд сложения по модулю два, выход результата которого соединен с четвертым информационным входом восьмого коммутатора.