Устройство для управления памятью

союз соаетснихсоцидлистичеснихРЕСПУБЛИК 4 С 11 Г, 7/00 ГОСУДАРСТВЕННЫЙ КОМИТЕПО ИЗОБРЕТЕНИЯМ И ОЧНРЫТИПРИ ГКНТ СССР ИЗОБРЕТЕНЕТЕЛЬСТВУ Ис пользовацо в системах наспо. о;ппроЭВМ для управления оперативнымии постоянными запоминаицьип устройствами, 1 елью изобретения явл .етсяповышение достоверности Функционирования. Устройство содержит регистрадреса, схему сравнения, блок контроля адреса, блок Ф, рмцровация диагностических сигналов, триггеры, эле 1 ецть 1 НЕ, элементы 11, элементы 1111 И,элементы ИН:, уцзлля 1 це вхо,.ивыходи, лину даннь.х адреса. 11 аставленная цель достигается за счет расширения возможностей контроля ипаг о -стики ошибок. " з.п.ф-ль:, 3 ил, 2 табл. 4291976/24-2430.07,87ЗО.С 5,89, Бюл. 11 20И.Н. Бойко, О,Л, БондарКононенко, В,А, КочергиИебанов и В.В., Иоржин681.32 (088,8)Авторское свидетельств5771, кл, С 11 С 7/00,торское свидетельство3030, кл, Г 11 Г 7/00,УСТРОЙСТВО ДЛЯ УПРАВЛЕ.КР 12 (54) МЯТЬ (57) Изобретение ьной техник тносп тс 51и может ычи 1 ть и литег 6 - 8; элементы НЕ 9 - 12; элементы И 13-21; элементы ИЛИ 22-24;элементы И-НЕ 25-27; входы 28 признака записи байта, входы 29 признака режима записи, входы 30режима чтения; входи 31 - 3ков режима дешифрации адреса; вход34 блокрировки дешифрации адреса;вход 35 синхронизации обмена, вход36 выборки, вход 37 признака онибочной работы памяти, вход 38 признакаошибки в младнем байте; вход 39признака ошибки в старнем байте; Изобретение относитс1и можетахна оой для к вичислить исполь тельнои хникистемй шин зовано в ЗВМ с общ ративними ми устрой1 ель и снове микроуправления опеи постоянными з апоминающ признака 3 признат я - повышеннированияостоверности функциНа Фиг.1 преная схема предлна фиг.2 - функка контроля трактфункциональная сх дставлена Функц агаемого устрой циоцальная схем альт а блоФиг.3мирова адреса; наа блока фор ния диагностических сигналоНа фигурах приняты следую обозначения; регистр 1 адрес мы 2, - 24 сравнения, блок 3 ля адреса: блок 4 формирован ностических сигналов; двунап , ные коммутаторы 5 - 5 з, три вход при 411 ие в ход 42 и памят им схеконтро и,точ а я диа авлен сигнал вход 4 уп пр ы К АВТОРСКОМУ нака ошибки в цикле обменачальной установки,льсного признака онибход 43 признака авариитания; вход 44 блокировкиавления записью-чтением;вления подключением ниии148349 Составитель И.СилинС.Лисина Техред М.Ходанич К тор М.Гарош еда.кт каз 2837/48 ИИПИ Госуда твенног 113035 водственно-издательский комбинат "Патент, г. Ужгород, ул. Гагарина фЯ 93 аж 558 Подписно екомитета по изобретениям и открытиямМосква, Ж, Раушская наб., д. 4/5данных-адреса; вход 46 признака готовности памяти; вход 47 младшегоразряда данных-адреса устройства;выходы разрешения младшего 48 истаршего 49 байтов; выход 50 разрешения считывания выход 51 разрешения выдачи данных устройства; первый выход 52 управления выборкойустройства; выход 53 синхронизацииобмена устройства; выходы 54 и 55признаков состояния; выход 56 признака ошибочной работы устройства;второй выход 57 управления выборкойустройства; адресный выход 58 устройства; вход-выход 59 кода областиадресного пространства устройства;шина 60 данных-адреса устройства;шины связи 61-75 между элементамиустройства; мультиплексоры .76 - 76,77; дешцФратор 78, выходы 79 - 79мультиплексоров; выход 80 двунаправленного коммутатора; триггеры 81 и81, элементы ИСБ 1 РЧЛК)Ц 1 ЕГ ИЛИ 82,и 82, элементы ИЛИ 83, 86; элементы И 87 - 90; элемент НЕ 91; элементы И 92 - 99; элемент ИЛИ 100; входы101 - 101 э мультиплексоров; входы102 и 103 логических единиц и нуля; триггеры 104-111; элемент ИЛИ 112; элементы 30И 113, 114; элемент НГ 115, элемент116 задержки; вход 117 логическогонуля; элементы НК 118-120; группатриггеров 121; элементы И 122-124;элементы ИЛИ 125-128, элементы ИЛИНК 129-133, элементы связи 134-138между элементами.Устройство работает следующимобразом.40Устройство для управления памятью работает при отсутствии активныхуровней сигналов блокировок на входах 34, 44 и 45. По входам 31-34 устройству задается один из режимов селекции адреса, приведенных в табл.1. В соответствии с заданным устройству режимом селекции адреса по входам 59 устройству задается код номера управляемой памяти, т, е, зада 5 О ются значения одного, двухцли трех разрядов кода адреса, при совпадении с которыми (разряды кода адреса, поступающие по шине 60 через блок 5 1 регистр 1 адреса и блок. 3) схема552 сравнения выдает активный уровень сигнала ца выходе 67, разрешающий выдачу активного уровня сигнала на соответствующий коду адреса вы-. хоц 57 выбора памяти и выход 64 блока 3. По приходу любого из сигналов на входы .35 и 36 устройства поступающий по шине 60 код адреса Фиксируется в регистре 1 адреса одновременно с Фиксацией уровней сигналов на входе 28 в триггере 6 и сигнала на вхо-, де 47 в триггере 7Далее устройство выполняет цикл чтения или цикл записи в управляемую память, или чтение или запись в триггйрных схемах блока 4 в зависимости от наличия сигналов ца входах 29, 30, 35, 36 устройства. Цикл чтения начинается по приходу сигнала на вход 30 и поступающего через элементы НЕ 10, И 19, И-НЕ 25 на выход 50 сигнала разрешения чтения слова из управляемой памяти, при условии наличия сигнала разрешения на выходе 64 блока 3 и отсутстгии сигнала блокировки яа выходе 73 блока 4, Цикл записи начинается по приходу на вход 29 сигнала, поступающего через элемент НЕ 11, элементы И 20 и 21 и элементы И-НК 26 и 27 на выходы 48 и 49 в соответствии с уровнем сигнала на выходе 28 и значения триггера 7, при условии наличия сигнала разрешения на выходе 64 блока 3 и отсутствии сигнала блокировки на выходе 73 блока 4. В ответ на сигналы на выходах 48- 50 устройства управляемая память должна выдать сигнал на вход 46 устройства, по которому через элементы НЕ 12 и И 18 устанавливается триггер 8. Лри этом Формируется активный уровень сигнала на выходе 53 устройства и разрешается вьдача элементом И 18 сигнала управления подключением к общей шине упрагляемой памяти на выходе 51 устройства в цикле чтения. Возврат триггера 8 в исходное состояние осуществляется через элемент ИЛИ 22 по синхровходу триггера 8 концом сигналов на входах 28 или 30.Сигнал блокировки выдачи управляющих сигналов на выходе 73 блока 4 Формируется в нем элементом И 122 при поступлении на вход 40 устройства активного уровня сигнала., а также при обнаружении ошибок имеющимися в устройстве средствами контроля или поступлении на входы 37-39, 42 и 43 устройства сигналов - признаков ошибок. На элементах И 13-16 реализован контроль, выявляющий некорректные5 1 комбинации сигналов на входах 28 - 3 46 и 47 устройства, а также на выходе 64. Средства контроля блока 3 реализованы на дублирующих основной тракт селекции адреса мультиплексорах 76 з,4, схемах 2, сравнения; триггерах 81 д, элементах ИСКЛпЧАн - РЕЕ ИЛИ 82 .При не совпадении результатов селекции кода адреса в основном и дублирующем тракте блок 3 выдает сигнал на выход 65. На элементах И 94-99 и элементе ИЛИ 100 осуществляется контроль "зависания" сигналов на выходах 57 устройства, т.е. при появлении более одного активного уровня на выходах 57 Формируется сигнал на выходе 66 блока 3, Значения сигналов на входах 37-39 устройства фиксируются в блоке 4 в момент их достоверного значения в триггерах 104, 105,107 по сигналам на входах 67 или 68 блока 4, а в триггерах 106 и 108 - по сигналам на выходах 48 и 49 устройства соответственно, Сброс триггеров 104 - 108, а также триггера 111, на выходе которого Ьормируется сигнал признака обнаружения ошибки на выходе 56 устройства, производится при отсутствии обращения к устройству по общей шине, т.е. при отсутствии сигналов на входах 67, 58 блока 4. Активные уровни сигналов на выходах 134-138 триггеров 104-108, а также остальных признаков ошибок, поступающих на входы 42, 43, 65, 66, 69-72 блока 4, устанавливают соответствукщие разряды группы триггероа 121, через элементы ИЛИ 125-128 и элемент ИЛИ-НЕ 129 устанавливают триггер 111. Кроме того, при этом может изменяться состояние триггеров 109, 110 в соответствии с табл,2. 4834916О, значений триггеров 09 н 1 О по зна -чению уровней сигналов на входе 61 дблока 4. По активному уровьпв сигнала на входе 41 устройства произьодится начальная установка триггеров109 и 110 и всех разрядов группытриггеров 121. Формула Выходы 75 группы триггеров 121 доступны через коммутатор, 5 для." прочтения по шине 60 устройства при специальных обращениях к нему в цикле чтения как к внешнему устройству по адресу, соответствующему заданному режиму селекции и номеру управляемой памяти, из области адресов (170000 + 170008) В. По завершению этого обращения происходит запись нулевых значений во все разряды группы триггеров 121, ри обращении по этому адресу к устройству в цикле записи производится установка 15 20 25 30 35 40 45 50 55 и з о б р е т е ни я 1. Устройство для управления памятью, содержащее регистр адреса, схему сравнения, три триггер;., четыре элемента НЕ, девять элементов И, три элемента ИЛИ, три элемента ИГ, причем вход признака записи байта устройства подключен к инАс.рмацнс иному входу первого триггера, первому входу первого элемента И, первым входам первого и второгс элементов 1 ЛИ, выход первого трпгге а чер з первый элемент НЕ подключен к первому входу второго элемента И, вхо,"ь, при.пака режима записи и признака режима чтения устройства подключены к входам второго и третьего элементов НЕ, выход второго элемента НГ подключен к пррвому вх ду .-ретьего элемента Ир второму вход 5 первого элсмента И, первым входам третьего, четвертого и пятого элементов 1 ГЗ, .в:.г;од третьего элемента НГ подкл:;цен к второму входу второ .о элемент вторым входам третьего элемента И и третьего элемент ИХП 1, первым входам шестого и седьмого элементов И, синхровход регистра адреса подключен к стробирующему входу схемы сравнения, синхровходам первого и второго триггеров, инверсный выход второго триггера подключен к второму входу первого элемента ИЛ и к третьему входу первого элемента И, прямой вы ход и инйормационный вход второго триггера подключены соответственнс к второму входу второго элемента 1 ВП и к входу младшего разряда данных адреса устройства, выходы первого и второго элементов ИЛИ подключены соответственно к вторым входам четвертого и пятого элементов И, выходы которых подключены соответственно к первым входам первого и второго элементов И-НЕ, вторые входы которых подключены к входу блокировки сигналов управления записью-чтением устройства, выход третьего элемента ИЛИподключен к синхровходу третьеготриггера, цн 4 ормаццонный вход и вход установки в "1" которого подключены соответственно к входу логического нуля устройства и к выходу восьмого элемента И, о т и ц ч а и щ е е с я тем, что, с целью повышения достоверности Ауцкциопирования, в него введены блок контроля адреса, блок Ьормцровацця диагностических сигналов 10 ц двунаправленный коммутатор, причем входы блока контроля адреса с первого по восьмой подключены соответственно к входам признака режима чтения, перво 1 о, второго, третьего приз иаков режима дешифрации адреса, блокировки депцАрацци адреса, сицхропизациц обмена, выборки устройства, вы ходу регистра адреса, выходу схемы сравнения, вход-выход блока контроля 2 О адреса подключец к входу-выходу кода области адресного пространства устройства, выход двунапраю.снпого коммутатора подключен к инАормационному входу регистра адреса, девятому входу 25 блока контроля адреса и к первому входу блока сЬормцровация диагностических сигналов, входы которого с второго по девятнадцатый подключены соответственно "к выходу схемы сравнения, пер вому, второму и третьему выходам бло" ка контроля адреса, входам признака ошибочной работы памяти, признака ошибки в младшем байте, признака ошибки в старшем байте, признака ошибки в цикле обмена, начальной установки, импульсного признака ошибки памяти, признака аварии источника питания устройства, выходам второго, третьего первого ц девятого элементов И, выходам второго, первого и третьего элементов И-НЕ, выходы:с четвертого по девятый блока контроля адреса подключены соответственйо к первому и второму информационным входам схемы сравнения, стробирующему входу схемы сравнения, первому и второму выходам унравлеция выборкой и к адрес. ному выходу устройства, десятый выход блока контроля адреса подключен к первому входу девятого элемента И, второму входу шестого элемента И, третьим входам четвертого и пятого элементов И, вход признака готовности памяти устройства через четвертйй55 элемент НЕ подключен к второму входудевятого элемента И и к первому входу восьмого элемента И, второй вход которого подключен к третьему выходу блока контроля адреса, выход шестого элемента И подключен к первомувходу третьего элемента И-НЕ, второйвход которого подключен к входублокировки сигналов управления записью-чтением устройства, выходы блока Аормирования диагностических сигналов подключены соответственно квходу направления передач и инйормационцсму входу двунаправленного коммутатора, первому и второму выходамсостояния устройства, выходу признака ошибочной работы устройства и ктретьим входам первого, второго итретьего элементов И-НЕ, выходы которых подключе 1 ы соответственно к выходам разрешения записи младшегобайта старшего байта.и разрешениясчитывания устройства, прямой и инверсгый выходы третьего триггераподключены соответственно к второмувходу седьмого элемецта И и к выходу синхронизации обмена устройства,выход седьмого элемента И подключенк выходу разрешения выдачи данныхустройства, вход управления подключением шины данных адреса устройстваподключен к управляющему входу двунаправленного коммутатора вход-выход которого подключен к шине данныхадреса устройства,2. Устройство по п.1, о т л и ч а -ю щ е е с я. тем, что блок контроляадреса содержит пять мультиплексоров,дешифратор, два триггера, два элемента ИСКЛ 10 ЧАИЩЕЕ ИЛИ, три схемы сравнения, два двунаправленных коммутатора, двенадцать элементов И, пять элементов ИЛИ и элемент НЕ, причем первый вход блока подключен к первомууправляющему входу первого мультиплексора, первым входом первого элемента И и первого элемента ИЛИ, второй вход блока подключен к вторымвходам первых элементов И и ИЛИ, второму управляющему входу первогомультиплексора, выходы первых элементов И и ИЛИ и второй вход блокаподключены к управляющим входам мультиплексоров с второго по пятый, куправляющему входу первого двунаправленного коммутатора, третий входблока подключен к первому входу второго элемента И, четвертый вход блокаподключен к первому входу третьегоэлемента И и к входам выборки первого и второго двунаправленных коммутаторов, пятый вход блока подключенк второму входу третьего элемента И, первому входу четвертого элемента И, первому входу второго элемента ИЛИ, шестой вход блока подключен к третье 5 ему входу, через гервый элемент НЕ к второму входу четвертого элемента И и первому входу третьего элемента ИЛИ, седьмой вход блока подключен к первым и вторым инЬсрмационным вхо дам мультиплексоров с первого по третий, инАормационным входам первого и второго двунаправленных коммутаторов, входам с первого по восьмой пятого элемента И, управляющий вход двунаправленного коммутатора подключен к входу логического нуля устройства, восьмой вход блока подключен к первому входу первого элемента ИСКЛИЧА%РЕ ИЛИ, второму входу треть О его элемента ИЛИ, стробируюшему входу дешиАратора, вход-выход блока подключен к входу-выходу первого двунаправленного коммутатора, девятый вход блока подключен к входам с перв 25 вого по восьмой шестого элемента И, первому и второму информационным входам четвертого и пятого мультиплексоров, выходы четвертого и пято" го элементов И подключены к первом 30 и второму выходам блока, выход первой схемы сравнения подключен к первому входу второго элемента ИСКЛМЧАН 1 ЕЕ ИЛИ и к третьему выходу блока, выход второго мультиплексора под 35 ключен к четвертому выходу блока, выход первого двунаправленного коммутатора подключен к пятому выходу блока, первым инйормационным входам первой второй и третьей схем сравне ния, вторые входы которых подключены соответственно к выходам третьего, четвертого и пятого мультиплексоров, выход четвертого элемента И подключен к синхровходу первого триггера и к 45 шестому выходу блока, выход второго элемента ИЛИ подключен к седьмому выходу блока, выход денифратора подключен к восьмому выходу блока, вы-. ход второго двунаправленного мульти 50 плексора подключен к девятому выходу блока, выход третьего элемента ИЛИ подключен к десятому выходу блока, первый разряд выхода дешийратора подключен к первым входам седьмого,55 восьмого и девятого элементов И, второй разряд выхода дешийратора подключен к второму входу седьмого эле" мента И, первым входам десятого и одиннадцатого элементоь И, третий разряд вь 1 хода деплЮратора подключен к первому входу двенадцатого элемента И, вторым входам восьмого и одиннадцатого элементов И, четвертый разряд выхода дениратсра подключен к вторым входам одиннадцатого, десятого и девятого элементов И, выходы элементов И с седьмого по двенадцатый подключены соответственно к входам с первсго по шестой пятого элемента ИЛИ первый вьгход первого мультиплексора подключен к первому входу дешифратора, второй выход первого мультиплексора подключен к второму входу дешийратора, выход четвертого элемента И подключен к синхровходу второго триггера и второму входу пятого элемента И, выход которого подключен к стрсбируицему входу первой схемы сравнения, стрсбируюшие входы второй и третьей схем сравнения подключены соответственно к входу логической едины устройства и к выходу шестого элемента И, выходы второй и третьей схем сравнения подключены соответственно к инсЪсрмацпонным входам первого и второго триггеров, выходы которых подключены соответствечно к вторым входам первого и второго элементов ИСКЛ 1 ПЧАЛ 1 ЕЕ ИЛИ, выходы которых подключены соответственно к первому и второму входам четвертого элемента ИЛИ.3. Устройство по п,1, о т л и ч аю щ е е с я тем, что блок Ьормирования диагностических сигналов содержит восемь триггеров, пять элементов ИЛИ-НЕ, нять элементов ИЛИ, пять элементов И, четыре элемента НГ элемент задержки и группу триггеров, причем первый вход блока подключен к информационным входам первого и второго триггеров, второй вход блока подключен к первому входу первого элемента ИЛИ, выход которого подключен к установочным входам триггеров с третьего по седьмой и к первому установочному входу восьмогс триггера, и через элемент задержки к синхровходам третьего, четвертого и шестого триггеров, выход первого элемента И подключен к синхровходам первого и второго триггеров, выходы триггеров группы подключены к первому выходу блока, выход второго элемента И подключен к второму выходу блока и синхровходам триггеров группы, инйорма д 483491ццоццые входы которых подключены к ззходу логического нуля устройстдза, третий вход блока подключен к первому входу второго элемецта ИЛ 11 и входу установки в 1 первого трддггера115 грудддзьд 1 четвертый дзход блока подключен к первоьду входу третьего элемента ИЛИ ц к входу устаповкдд в "1" второго трддггера группы, пятый вход блока подклдочен к второму входу первого элемента 1 ШИ и к первым входам первого и второго элементов И, шестой дзход блока подключен к ддддд 1 зормациоддддому входу третьего триггера, выход которого подключен к ддервому входу четвертого элемецта 1 ШИ и к входу установки в "1" третьего триггера группы, седьмой вход блока подключен к ддддАормацддоддным входам четвертого и пятого трддгд еров, выходы которых подключены. соответственно к входам установки в "1" четвертого и пятого триггеров группы, выходы четвертого и пятого триггеров подключецы соответственцо к первому ц второму входам пятого элемента ИЛИ, выход шестого триггера подклдочен к третьему входу пятого элемента НЛИ и к входу установки в "1" шестого триггера группы, 30 выходседьмого триггера подключен к четвертому входу пятого элемента ИЛИ и к входу установки в "1" седьмого триггера группы, восьмой вход блока подключен к индЪормационддьдм входам шестого и седьмого триггеров,35 девятый вход блока подключен к первым входам третьего, четвертого и пятого элементов И, десятый вход блока через первыц элемент НЕ подключен к входу установки в 0 восьмого11 1140 триггера группы и к первым входам первого и второго элементов ИЛИ-ПГ, выходы которых подключены соответственно к первым установочным входам первого и второго триггеров, выходы ко- торых подключены соответственно к третьему и четвертому выходам блока, вьдход восьмого триггера подключен к пятому выходу блока и к второму входу пятого элемента И, выход кото рого подключен к шестому входу четвертого элемента ИЛИ и к выходу установки в "1" девятого триггера группы, ддзецадцатый вход блока подклдочен к второму входу второго элемента НЛИ ик дзходу установки десятого триггерагруппы, тринадцатый вход блока подддлючец к третьему входу четвертогоэлемента ИЛИ и к входу установки в"1" одиннадцатого триггера группы,четырнадцатый вход блока подключен квторому входу третьего элемента ИЛИц к входу установки в "1" двенадцатого триггера группы, пятнадцатыйвход блока подключен к третьему входу третьего элемента ИЛИ и к входуустацодзки в "1" тринадцатого тригд ера групддьд, шестнадцатый вход блокаподклдочец к четвертому входу четвертого элемента ИЛИ и к входу установки в "1" четырнадцатого триггера группьд 1 семнадцатый вход блока через второй элемент 1 П, подключен к синхровходу седьмого триггера, восемнадцатый вход блока через третий элементНЕ подключен к второму входу первогоэлемента И и к синхровходу пятоготриггера, девятнадцатый вход блокачерез четвертый элемент НЕ подключенк второму входу второго элемента И,выход второго элемента ИЛИ подключенк второму входу первого элемента ИЛИНЕ и к первым входам третьего и четвертого элементов ИЛИ-НЕ, выходтретьего элемента ИЛИ подключен квторым входам третьего элемента И ичетвертого элемента ИЛИ, выход которого подключен к второму установочному входу восьмого триггера, выходчетвертого элемента ИЛИ подключенк первому входу пятого элемента ИЛИ,НЕ, второму входу второго элементаИЛИ-НЕ и к третьему входу четвертогоэлемента ИЛИ-РЕ, выход пятого элемента ИЛИ подклдочен к второму гходу четвертого элемента И и к четвертомувходу четвертого элемента ИЛИ-НЕ, выход третьего элемента И подключен квторому входу третьего элемента ИЛИНГ и к третьему входу первого элемента ИЛИ-НЕ, выходы третьего и пятогоэлементов ИЛИ-НЕ подключены соответственно к вторым установочным входампервого и второго триггеров, выходчетвертого элемента И подключен квторому входу пятого элемента ИЛИ-НЕи к третьему входу второго элементаИЛИ-НЕ,13 14 1483491 Таблиц а 1 Функция второй ацресной груп.пы устройства для управленияпамятью Объем управляемой памяти,К слов 1 1 59 59 а 5933 32 31 памятиТо же памятиТо же О 1 0 1 0 1 ти и ди агн.регистра То же Значения сиг -налов навходах 1 1 1 32 О 1 1 32 1 1 О 16 0 О 1 1 О О О О 0 4 Объем памяти, выбираемой сигналами выбора памяти,К слов 57 57 з 57 57 8 8 8 816 - 164 4 4 4 2 2 2 2 4 41 1 1 1 Выход 14разрядаадрес а памятиТо жеЗадание старшегоразрядаРУ памяти идиагн.регистраТо же Выход 13разрядаадреса в ЗаданиесреднегоразрядаМфР памя.ти идиагн.регистраТо же Выход 12Разрядаадреса ЗаданиемладшегоразрядаЮ памя15 1483491 Таблица 2 Значения сигналов наинформационных выходах Вход, У Значесигнала на 54 40135 О О 136 Ошибка в старшембайте данных О О 69 Ошибка упр. сигналовДЧТ Й ПЗПа Ошибка упр. сигналовДЧТ 3 ДЗП О 1 43 Ошибка в мл. байтеадреса 137 О О 138 Ошибка в ст, байтеадреса 910 65 42 Зависание сигналовна входе 46 Зависание сигналоввыхода 57 66 О 1 Стробируемая ошибка управляемой памяти 13 134 П р и м е ч а н и е. Х - значение сигнала безразлично. Разрядтриггера блока Значение сигналов наустановочных входахтриггерного блока УстановкаОшибка в младшембайте данных Ошибка упр сигналовДЗП 8 ПЗП Й АОаАвария источника питания Ошибка в тракте адресаОшибка управляемойпамяти управлящцем входе 41 Х О О 1 О О Х 1 Х О