Устройство для приема дискретной информации в системах с решающей обратной связью
Похожие патенты | МПК / Метки | Текст | Заявка | Код ссылки
Текст
(5) ГОСУДАРСТ 8 ЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯПРИ ГКНТ СССР ИЕ И ЕТЕНИЯ ПИС ЛЬСТВУ В К АВТОРСКО(57) Изобретение относится к электросвязи, Цель изобретения - повышениедостоверности приема дискретной информации и сокращение времени приемадискретной информации по каналамнизкого качества. Устр-во содержитблок выделения 1 сигнала, входной ивыходной накопители 2 и 31, декодер3, блок. управления 4 записью, блокприема 5 служебной информации, счетчик 6 принятых кодовых комбинаций1478363 Составитель В.Евдокимова Корректор Л.Пилипенко Техред Л.Олийнык Редактор И,Шмакова Заказ 2375/56 Тираж 627 Подписное ВНИИПИ Государственного комитета по.изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., д. 4/51478361 питель 9 адресов очереди ошибочныхКК, регистр 10 данных, блок формирования 11 границ очереди ошибочныхКК, блок памяти 15 номеров КК, блоквыделения 20 границ зоны памяти,блок адресации 24 КК, счетчик 27 те кущего адреса, реверсивный счетчик28, блок сравнения 29 и формирователь 30 сигналов квитанции Входнаякодированная последовательность вустр-ве преобразуется в кодовую комИзобретение относится к электросвязи и может быть использовано всистемах передачи дискретной информации с решающей обратной связью,Целью изобретения является повышение достоверности приема дискретной информации и сокращение времениприема дискретной информации по каналам низкого качества,На фиг.1 представлена структурнаяэлектрическая схема устройства дляприема дискретной информации в системах с решающей обратной связью;на фиг.2 и 3 - варианты реализацииблока управления записью и блокаочередей ошибочных кодовых комбинаций; на фиг,4 - алгоритм работы устройства для приема дискретной информации в системах с решающей обратной связью; на фиг.5 - алгоритм постановки в очередь ошибочной кодовойкомбинации; на фиг.6 - алгоритм исключения из очереди правильно принятой кодовой комбинации.Устройство для приема дискретнойинформации в системах с решающейобратной связью содержит блок 1 выделения сигнала, входной накопитель2, декодер 3, блок 4 управления записью, блок 5 приема служебной информации, счетчик 6 принятых кодовыхкомбинаций (КК), управляемый делитель7 частоты, блок 8 очередей ошибочныхкодовых комбинаций (ОКК), накопитель,9 адресов очереди ОКК, регистр 10данных, блок 11 формирования границочереди ОКК, в состав которого входят регистр 12 конца очереди, регистр 13 начала очереди и дешифрабинацию, которая проверяется на наличие ошибкиПри обнаружении ошибкизапрещается вывод информации получателю и устр-во осуществляет работупо алгоритму постановки в очередьошибочной КК. Далее блок управления4 осуществляет перевод устр-ва вразличные состояния, позволяющиеповысить достоверность приема дискретной информации. 3 зп, ф-лы,6 ил. тор 14 нуля, блок 15 памяти номеров КК, в состав которого входят первый 16 и второй 17 регистры очереди и5первый 18 и второй 19 буферные регистры, блок 20 выделения границзоны памяти, в состав которого входят блок 21 сравнения, дешифратор22 адреса и буферный регистр 23,блок 24 адресации КК, в состав которого входят регистр 25 адреса и регистр 26 конечного адреса, счетчик27 текущего адреса, реверсивный счетчик 28, блок 29 сравнения, формирователь 30 сигналов квитанции и выходной накопитель 31, .причем в, состав блока 4 управления записью входят блок триггеров 32, блок элементов И 33, двоичный счетчик 34, дешиф 20 ратор 35, блок 36 сравнения, шифратор 37, П-триггеры 38, 39 и 40 идешифратор 41 адреса, ав составблока 8 очередей ОКК входят регистр42 сдвига, регистр 43 памяти, эле 25 мент ИЛИ 44, блок 45 сравнения, дешифратор 46, первый 47 и второй 48 блокиэлементов И,Устройство работает следующимобразом.30 После установления устройства вначальное состояние и окончания процесса фазирования на информационный,вход блока 1 выделения сигнала поступает кодированная последовательность, начало поступления которойзасинхронизировано ранее с импульсной последовательностью входной тактовой частоты, поступающей на тактовые входы блока 4 управления и уп равляемого делителя 7 частоты, с вы 147836145 50 55 хода которого сигнал поступает на вход блока 1 выделения сигнала, который преобразуат информационную последовательность из посладоватгльного кода в параллельный и выделяет кодовую комбинацию. Выделанная кодовая комбинация в параллельном кода записывается в декодер 3, во входной накопитель 2 по сигналам управления блока 4 управления.Кодовая комбинация в декодера 3 проверяется на наличие ошибки. При обнаружении хотя бы одной ошибки в кодовой комбинации в триггер ошибки записывается логическая единица (сигнал высокого уровня напряжения) и по сигналу управления с блока 4 управления в формирователь 30 записывается логический ноль, который формируется путам инвертирования сигнала ошибки из декодера 3, посла чего в блока 4 управления анализируатся содержимое 3-го разряда блока 8 очаредей ОКК, гдг 3 - номер очередной принятой кодовой комбинации (фиг,4).Если этот разряд содержит логическую "1", что означает наличие ошибки в кодовой комбинации, то по сигналу блока 4 управления в формирователь 30 сигналов квитанции переписывается в ячейку памяти "Бит номера" предыдущий бит номера, одновременно блок 4 управления запращает вывод информации получателю, Затем следующим сигналом блок 4 управления осуществляет считывание содержимого регистра 13 начала очереди на входы дешифратора 14 нуля, который выдает в блок 4 управления записью по соответствующему сигналу результат декодирования содержимого регистра 13 начала очеради. Если это содержимое равно нулю, то содержимое счатчика 27 текущего адреса считывается и записывается в регистр 26 конечного адреса по фронту сигнала, инверсного по отношению к сигналу считывания. Одноврг" менно с этими сигналами в блоке 4 управления записью разрашается вывод информации получателю. На этом заканчивается минимальный цикл работы устройства.Если содержимое регистра 13 начала очереди на равно нулю, то содаржимое счетчика 27 текущего адреса считывается в равгрсивный счетчик 28. 5 10 15 20 25 30 35 40 Затем по адресу, сформированномуна адресных входах накопителя 9 адресов очареди ОКК путам считываниясодержимого регистра 13 начала очгради, из накопителя 9 адресов оча"ради ОКК считываатся код адреса, который записывается в рггистр 26 конечного адреса, после чего блок 4управления записью переключается навывод информации из выходного накопителя 31 получателю.Если содержимое блока 8 очередейОКК не равно нулю, то по сигналублока 4 управления записью содержимое реверсивного счетчика 28 считывается и проключагтся на парвыа входы блока 29 сравнения, на вторые входы которого подан двоичный код константы, т.е, числа, означающаго границу условного раздала памяти выходного накопителя 31, переход черезкоторую означает отсутствиа свободного мгста (ячаак памяти) для кодовой комбинации и пакета.При отсутствии свободного маста(ячеек памяти) осуществляется автома.тически переход в состояние послгокончания анализа (сравнения) содержимого блока 8 очарадай ОКК,При наличии свободного количестваячеек памяти, достаточного для размещения кодов кодовой комбинации ипакета, по сигналу блока 4 управлания записью из счатчика 6 принятыхКК считывается код адреса, которыйподаатся на адрасные входы блока 8очерадей ОКК, и в результате по этому адресу в этот блок записываетсялогическая единица,Теперь устройство продолжает работу по алгоритму постановки в очередь ошибочной кодовой комбинации (фиг.5). По соответствующему сигналувблока 4 управления записью, выдаваемому на счетчик 27 такущего адреса, содержимое последнего проключается на информационные входы регистра 10 данных и по слаЯющим сигналам содержимое счетчика 6 принятых КК проключаатся На адресныа входы накопителя 9 адресов очереди ОКК, устанавливается ражим записи информации и производится запись содержимого регистра 10 данных в накопитель 9 адресов очереди ОКК, посла чего по следующему сигналу, выдаваемому на счетчик 27 текущего адраса, содержи 5 1478361 6мое последнего увеличивается на еди- В следующем такте считываетсяницу. содержимое регистра 12 и записываетВ следующем временном такте про- ся в дешифратор 22 адреса для выбораключается содержимое регистра 13 на- . регистра, после чего в другом тактечала очереди на дешифратор 14 нуля проключается содержимое счетчика 65где оно декодируется и анализируется и записывается в первый регистр 16в блоке 4 управления записью, очереди и одновременно в регистр 12,Если содержимое регистра 13 нача- после чего к содержимому реверсивнола очереди равно нулю, то по соот го счетчика 28 добавляется единица.ветствующему сигналу двоичный парал- На этом работа устройства по послельный код счетчика 6 принятых КК тановке в очередь ошибочного блокапроключается на информационные входы заканчивается и в блоке 4 управлерегистра 13 начала очереди, после че- ния формируется сигнал перехода вго к содержимому реверсивного счет другое состояние (после анализа блочика 28 добавляется единица, ка 8 очередей ОКК и выявление налиЕсли содержимое регистра 13 нача- чия признака очередного ошибочногола очереди не равно. нулю, то в сле- блока (комбинации), т.е. логическойдующем такте проключается на даши- единицы в анализируемом разряде рефратар 14 нуля и анализируется со гистра, фиг.4,держимое регистра 12 конца очереди. По команде блока 4 управления проВ случае равенства нулю содержи- изводится дешифрация 1-го разрядамого регистра 12 конца очереди про- блока 8 очередей ОКК и выявление,изводится проключение и запись дво- равен ли этот разряд единице,ичного кода счетчика 6 принятых КК 25 Если в этом разряде содержитсяв регистр 12 конца очереди. Затем логическая единица, то начинаетсясодержимое регистра 13 начала очере- ,формирование управляющих сигналовди переписывается в буферный регистр по исключению из очереди правильного23, которое автоматически подается блока (комбинации) (фиг,6).на дешифратор 22 адреса, где деко- З 0 Вначале считывается код счетчикадируется и формируется сигнал выбора 6 и записывается в буферный регистррегистра в первом 16 и втором 17 ре, затем считывается содержимоегистрах очереди, после чего код сос- регистра 13. И то и другое подаетсятояния счетчика 6 записывается в выб- на соответствующие входы блока 21ранный регистр первого регистра 16 .сравнения, с выхода которого форми 35очереди, на который был подан сигнал руется сигнал в блок 4 управления.записи с выхода блока 4 управления. Если коды равны, формируется сигВ следующий момент времени содер- нал, по которому считывается из режимое регистра 12 конца очереди пере. гистра 12 его содержимое и дешифруписывается в буферный регистр 23 с 40 ется в дешифраторе 14 нуля.помощью которого выбирается регистр Если содержимое регистра 12 равново втором регистрее 17 очереди, после нулю, формируется в регистре 13 сигчего содержимое регистра 13 прок- нал обнуления, после чего считываетлючается и записывается в выбранный ся код адреса из накопителя 9 адререгистр второго регистра 17 очереди сов очереди ОКК, на адресные входына который был подан сигнал записи которого подключен код из счетчикаинформации, и затем осуществляется 6. Этот код адреса, считываемый изпереход в состояние (фиг.5), когда накопителя 9 адресов очереди ОКК,к содержимому реверсивного счетчика записывается при этом в регистр 2528 добавляется единица.50адреса. Затем код счетчика 6 прокЕсли содержимое регистра 12 не лючается на адресные входы входногоравно нулю, то производится проклю- накопителя 2, с выходов которогочение и запись двоичного кода счет- считывается его содержимое и запичика 6 в буферный регистр 23 для осу- сывается в выходной накопитель 31 поществления с помощью дешифратора 22 выставленному уже адресу, после чеадреса выбора регистра, после чего55го производится обнуление 1-го разсодержимое регистра 12 переписывается ряда блока 8 очередей ОКК.в выбранный регистр второго регистра Если содержимое регистра 12 не17 очереди. равно нулю, то код, хранящийся в1478361 15 35 регистре 13, проключается и записывается в буферный регистр 23, выходы которого подключены к дешифратору 22 адреса, который в свою очередь5выбирает регистр в первом регистре16 очереди. Затем содержимое выбранного регистра первого регистра 16очереди записывается в второй буферный регистр 19 и по следующейкоманде из второго буферного регистра 19 переписывается в регистр 13,после чего содержимое регистра 13переписывается в буферный регистр23. В следующий момент времени навходы блока 21 сравнения проключается содержимое регистра 12 для сравнения с кодом, записанным в буферный регистр 23. В случае неравенствакодов осуществляется переход в состояние после выдачи команды на обнуление регистра 13, а в случае равенства вначале формируется команда дляобнуления регистра 12, а затем осуществляется переход в то же состояние (фиг.б).Если при сравнении кодов счетчикаЬ и регистра 13 выявлено их неравенст.во, в следующем такте содержимое счетчика 6 проключается и записываетсяв буферный регистр 23, а затем навходы блока 21 сравнения проключается код, хранящийся в регистре 12,для сравнения с кодом счетчика 6, записанным в буферный регистр 23.Если эти коды равны, то по ужесформированному адресу с помощью дешифратора 22 адреса и буферного регистра 23 считывается слово из второго регистра 17 очереди и записы Овается в второй буферный регистр 19.Затем содержимое регистра 13 считывается и записывается в буферный регистр 23 для сравнения с кодом,хранящимся в втором буферном регистре 19. Если эти коды равны, то формируется команда на обнуление регист ра 12 и осуществляется переход всостояние после выполнения команды"Обнуление регистра начала очереди".Если коды не равны, осуществляетсясчитывание. слова, хранящегося в втором буферном регистре 19, и записьв регистр 12, после чего также устройство возвращается (переходит) всостояние после выполнения команды"Обнуление регистра начала очереди".Если коды счетчика 6 и регистра12 не равны при их сравнении (фиг.б),содержимое счетчика б проключаетсяи записывается в буферный регистр23, после чего содержимое второгорегистра 17 очереди считывается изаписывается в второй буферный регистр 19. Затем считывается содержимое первого регистра 16 очереди поадресу счетчика 6, записанному ужев буферный регистр 23, и записывается в первый буферный регистр 18, содержимое которого переписывается вбуферный регистр 23, Это содержимоеявляется адресом для второго регистра 17 очереди, в выбранный регистркоторого записывается код второгобуферного регистра 19, содержимоекоторого переписывается в буферныйрегистр 23, Оно теперь является адресом первого регистра 16 очереди,в выбранный регистр которого переписывается код первого буферногорегистра 18. После этого по следующему .акту осуществляется переходв другое состояние (после выполненияобнуления регистра 13).После выполнения команды "Обнуление разряда 3 в блоке очередей ОКК"(фиг,б) блок 4 управления в очередном такте анализирует результат сравнения сигналов "Бит номера" предыдущего и текущего пакетов информации(фиг.4),Если они не равны, осуществляетсяперезапись содержимого ячейки текущего бита номера в бит номера предыдущий. Затем по сигналам управления,формируемым блоком 4 управления, длявходного накопителя 2 и выходногонакопителя 31, адресу, установленному для входного накопителя 2 с выходов счетчика 6, и адресу для выход-ного накопителя 31, установленномус выходов счетчика 7 (СТА), произ-,водится перезапись содержимого выбранной ячейки памяти входного накопителя 2 в выбранную ячейку памятивыходного накопителя 31, после чегов содержимое счетчика 27 добавляетсяединица и осуществляется переход всостояние, в котором оказываетсяустройство в случае равенства содержимого текущего и предыдущего битаномера (фиг.б).Затем осуществляется считываниесодержимого реверсивного счетчика 28на первые входы блока 29 сравнения,на вторые входы которого подан двоичный код константы (К), т,е, число1478361для выявления наличия свободного места (ячеек памяти) для размещения очередного пакета информации в входном накопителе 2. Если содержимое реверсивного счетчика 28 меньше консфтанты, то в формирователь 30 записывается единица в ячейку "Бит решения", а если больше, то записывается ноль. Затем анализируется содержимое ячейки "Бит решения", хранящееся в блоке 5 приема.Если бит решения не равен единице,. осуществляется переход (фиг.б) в состояние после выявления равенства единице 1-го разряда блока 8 очереди ОКК. Если бит решения равен единице, в формирователь 30 записывается инверсное значение содержимого ячейки памяти бита номера, хранящегося в блоке 5 приема, послечего осуществляется переход в состояние после выполнения команды записи содержимого ячейки предыдущего бита номера в текущий бит номера, 25Формула изобретения1. Устройство для приема дискретной информации в системах с решающей обратной связью, содержащее блок выделения сигнала, первый выход которого подключен к счетному входу счетчика принятых кодовых комбинаций (КК), а другие выходы блока выделения сигнала подключены к соответствующим информационным входам входного накопителя и декодера, первый выход которого подключен к первому входу блока управления записью и к первому входу блока приема служебнойъ 40 информации, к второму и третьему входам которого подключены соответствующие выходы декодера, выходы сигналов управления блока управления записью подключены соответственно к первому и второму входам выходного накопителя, выходы которого и выходы формирователя сигналов квитанции являются соответственно выходами информационных и служебных сигналов устройства, 50 входом которого является информационный вход блока выделения сигнала, о т л и ч а ю щ е е с я тем, что, с целью повьппения достоверности приема дискретной информации и сокращения 55 времени приема дискретной информации по каналам низкого качества, введены управляемый делитель частоты, блок 10очередей ошибочных кодовых комбинаций (ОКК), накопитель адресов очереди ОКК, регистр данных, блок формирования границ очереди ОКК, блок1 памяти номеров КК, блок сравнения, блок выделения границ зоны памяти, реверсивный счетчик, блок адресации КК и счетчик текущего адреса, при этом к второму входу блока управления записью подключен первый выход блока приема служебной информации, второй выход которого соединен с первым входом блока очередей ОКК, третий вход блока управления записью объединен с первым входом управляемого делителя частоты и является тактовым входом устройства, управляющими входами которого являются другие . входы управляемого делителя частоты, выход которого подключен к соответствующему входу блока выделения сигнала, к другим входам блока управления записью подключены соответственно выход блока очередей ОКК, выход блока формирования границ очереди ОКК, выход блока сравнения, выход блока выделения границ зоны памяти, первый вход реверсивного счетчика, объединенный с третьим входом выходного накопителя, который является входом сигнала считывания устройства, и третий выход блока приема служебной информации, выходы сигналов управления блока управления записью подключены соответственно к второму входу счетчика принятых КК, к первому и второму входам входного накопителя, к второму входу декодера, к дополнительному входу блока приема служебной информации, к соответствующим входам блока очередей ОКК, к соответствующим входам блока формирования границ очереди ОКК, к соответствующим входам накопителя адресов очереди ОКК, к первому входу регистра данных, к соответствующим входам блока памяти номеров КК, к первому входу блока выделения границ зоны памяти, к соответствующим входам блока адресации КК, к соответствующим входам реверсивного счетчика, к соответствующим входам счетчика текущего адреса и к соответствующим входам формирователя сигналов квитанции, выходы счетчика принятых КК подключены к соответствующим входам блока очередей ОКК, входного накопителя, блока управления записью, бло 1478361 12ка выделения границ зоны памяти, на,копителя адресов очереди ОКК, блока памяти номеров КК, к соответствующим, входам и выходам блока формирования границ очереди ОКК и к соответствующим входам и выходам блока памяти номеров КК, четвертый выход блока приема служебной информации соединен с соответствующим входом формирователя сигналов квитанции, выходы входного накопителя подключены соответственно к первым выходам счетчика текущего адреса, к четвертым входам выходного накопителя и к вторым входам регистра данных, выходы которого подключены к соответствующим входам накопителя адресов очереди ОКК, выходы которого подключены к соответс твующим входам и выходам блока адресации КК, к соответствующим входам и выходам реверсивного счетчика, к вторым выходам счетчика текущего адреса, к соответствующим входам выходного накопителя и к первым входам блока сравнения, вторые входы которого являются входами "констант" устройства, выходы блока выделения границ зоны памяти подключены к соответствующим входам блока памяти номеров КК, причем выходы блока управления записью являются выходами сигналов разрешения.2. Устройство по п.1, о т л и - ч а ю щ е е с я тем, что блок очередей ОКК содержит последовательно соединенные регистр сдвига, регистр памяти, первый блок элементов И, элемент ИЛИ и блок сравнения, а так" же последовательно соединенные дешифратор и второй блок элементов И, выходы которого подключены к соответствующим входам регистра памяти,причем выходы дешифратора подключе.ны к другим входам первого блока элементов И, другой вход блока сравкения объединен с информационным входом регистра сдвига и является первым входом блока очередей ОКК, а выход блока сравнения является выходом блока очередей ОКК, вход синхронизации регистра сдвига является вторым входом блока очередей ОКК, а вход синхронизацгч регистра памяти - третьим входом блока очередей ОКК, четвертым входом которого являются вторые объединенные входы второго блока элементов И, а входы дешифратора являются пятыми входами блока.очередей ОКК. 3. Устроиство по п.1, о т л и -ч а ю щ е е с я тем, что блок формирования границ очереди ОКК содержитрегистр начала очереди и регистр конца очереди, выходы которых подключены к соответствующим входам дешифратора нуля, причем входы и выходы регистров начала и конца очереди ивыход дешифратора нуля являются соответственно входами и выходами блокаформирования границ очереди ОКК,4. Устройство по п,1, о т л и -ч а ю щ е е с я тем, что блок выделения границ зоны памяти содержитобъединенные по входу блок сравненияи буферный регистр, выход которогоподключен к объединенным входам дешифратора адреса и блока сравнения,причем первые входы блока сравненияи буферного регистра и выходы дешифратора адреса и блока сравненияявляются соответствующими входамии выходами блока выделения границзоны памяти.
СмотретьЗаявка
4017819, 06.02.1986
ПРЕДПРИЯТИЕ ПЯ М-5308
ЛОГВИНЕНКО НИКОЛАЙ ФЕДОРОВИЧ, ПЕТРОВИЧ ВИКТОР ИОСИФОВИЧ, РУСАКОВ ВЛАДИМИР ДМИТРИЕВИЧ, ГОРБАЧЕВ ЕВГЕНИЙ АФАНАСЬЕВИЧ, АБРАМОВ СЕРГЕЙ НИКОЛАЕВИЧ, СУХОРУКОВ ЮРИЙ ПАВЛОВИЧ, СОРОКИН АЛЕКСЕЙ ПЕТРОВИЧ, ПЛОТВИНОВ ВИКТОР ПЕТРОВИЧ
МПК / Метки
МПК: H04L 1/16
Метки: дискретной, информации, обратной, приема, решающей, связью, системах
Опубликовано: 07.05.1989
Код ссылки
<a href="https://patents.su/11-1478361-ustrojjstvo-dlya-priema-diskretnojj-informacii-v-sistemakh-s-reshayushhejj-obratnojj-svyazyu.html" target="_blank" rel="follow" title="База патентов СССР">Устройство для приема дискретной информации в системах с решающей обратной связью</a>
Предыдущий патент: Устройство приема данных
Следующий патент: Устройство защиты от ошибок
Случайный патент: Способ получения тонкостенных патрубков из листовых заготовок