Устройство защиты от ошибок

(57) Иэобретгдискретной инустр-вам защищей обратнойния - повышен О ЗАЩИТЫ ОТ ие касается ОШИБОКпередачиноситсяс решаюс рмации и о ы от ошибоквязью. Целье скорости зобрете рг 4 ь ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРБ)ТИЯМПРИ ГКНТ СССР(56) Шляпоберский В.И. Основы техникипередачи дискретных сообщений,М.1 Связь, 1973, с.398, рис.7,10.Авторское свидетельство СССРР 1197115, кл, Н 04 Ь 1/16, 1984,информации. Устр-во содержит входнойнакопитель 1, блок 2 элементов ИЛИ,анализатор 3 служебной команды, кодер 4, буферный накопитель 5, ключ6, датчик 7 служебных команд, блок8 управления, задающий г-р 9, датчик 10 запросной комбинации, блокиратор 11, дешифратор 12 запроснойкомбинации, декодирующий блок 13,анализатор 14 служебных команд, приемный накопитель 15. В устр-во введены делитель 16 цикловой частоты,счетчик 17 числа фазирований, ключ18 и блок 19 задержки. Введение новых элементов позволяет сократитькол-во обменов служебными командамипри частых фаэированиях, за счетчего повышается скорость передачиинформации. 6 ил.Изобретение относится к областипередачи дискретной информации, вчастности к устройствам защиты отошибок с решающей обратной связьюи является усовершенствованием устройства по основному авт.св,В 1197115.Цель изобретения - повьппение скорости передачи информации.На фиг.1 представлена структурнаяэлектрическая схема предложенногоустройства; на фиг,2 - схема блокаэлементов ИЛИ; на фиг.З - схема анализатора служебной команды.; на 15фиг.4 - схема анализатора служебныхкоманд; на фиг.5 - функциональнаясхема буферного накопителя; нафиг.6 - схема блока управления.Усгройство защиты от ошибок содержит входной накопитель 1, блок 2элементов ИЛИ, анализатор 3 служебной команды, кодер 4, буферный накопитель 5, ключ 6, датчик 7 служебных команд, блок 8 управления, задающий генератор 9, датчик 10 запроснойкомбинации, блокиратор 11, дешифратор12 запросной комбинации, декодирующийблок 13, анализатор 14 служебных команд, приемный накопитель 15, делитель 16 цикловой частоты, счетчик 17числа фазирований, ключ 18 и блок 19задержки.Блок 2 элементов ИЛИ содержитэлементы ИЛИ 20-22, анализатор 3 служебной команды содержит регистр 23и дешифратор 24, анализатор 14 служебных команд - регистр 25 и дефишраторы 26, 26 с, буферный накопитель5 - регистр 2, первые элементы И 4028- 28 первый элемент ИЛИ 29, триггеры 301 в 30 ю, второй элемент ИЛИ 31,вторые элементы И 32 - 32 дешифратор 33, счетчик 34, элемент И 35 итриггер 36, блок 8 управления - элементы И 37, - 37, линию 38 задержки,первый 39 и второй 40 элементы ИЛИ,первый 41, второй 42 и третий 43триггеры, третий 44, четвертый 45 ипятый 46 элементы ИЛИ.50Устройство защиты от ошибок рабо"тает следующим образом.В исходном состоянии устройствасчетчик 17 обнулен, поэтому ключ 18открыт. По окончании процесса фазирования сигнал "Снять фазу" поступает на второй вход счетчика 17 числа фазирований, а через блок 19 задержки и открытый ключ 18 - на второй вход блока 8 управления и первый вход датчика 7 служебных команд.По этому сигналу через элементы ИЛИ 39, 40 и 45 срабатывают соответственно триггеры 41-43 блока 8 управления, При этом управляющий сигнал с первого выхода третьего триггера 43 через ьфретий выход блока 8 управления поступает на управляющий вход приемного накопителя 15 и стирает в нем информацию. Сигнал с второго выхода третьего триггера 43 через четвертый выход блока 8 запрещает ввод информации во входной накопитель 1. Управляющий сигнал с выхода второго триггера 42 через первый выход блока 8 управления закрывает ключ 6, а сигнал с выхода триггера 41 через пятый выход блока 8 открывает блокиратор 11. Сигналом об окончании фазирования на инициирующей станции запускается датчик 7 служебных команд, который вырабатывает служебную команду, условно называемую далее СК, представляющую собой последовательность из К элементов, не используемую при передаче оперативной информации от источника информации.Команда СКс первого выхода датчика 7 через элементы ИЛИ 21 и 20 блока 2 элементов ИЛИ поступает на первый вход буферного накопителя 5 и записывается в его регистр 27, а через элементы ИЛИ 21 и 22 блока 2, анализатор 3 служебной команды, кодер 4, где она перекодируется в помехозащищенный код, поступает на выход устройства.При прохождении команды СКчерез анализатор 3 служебной команды на его втором выходе появляется сигнал, который поступает на второй вход буферного накопителя 5. По этому сигналу срабатывает триггер 36, а счетчик 34 и триггеры 30 -30 устанавливаются в исходное нулевое состояние, Управляющий сигнал с выхода триггера 36 поступает на первый вход элемента И 35, а через второй элемент ИЛИ 31 - на второй вход элемента И 28 и на выход 2 буферного накопителя 5, далее на вход 6, первый вход элемента И 37 блока 8 управления. При этом разрешается прохождение импульсов цикловой частоты через четвертый вход буферного накопителя 5 от задающего генератора 9на второй вход счетчика 34, а выход регистра 27, соответствующий максимальной емкости буферного накопителя 5, подключается через элемент И 28, первый элемент ИЛИ 29 и первый вход буферного накопителя 5 к входу ключа 6 (величина 1 обозначает максимальную емкость накопителя).Команда СК, поступающая из кана ла связи на вход устройства противоположной станции, через блокиратор 11 записывается в декодирующий блок 13, где проверяется ее правильность, а затем переписывается в регистр 25 15 анализатора 14. В результате на выходе 3 дешифратора 26 появляется сигнал, который подается на второй вход датчика 7 служебных команд.Под действием этого сигнала датчик 2 О 7 вырабатывает вторую команду, условно называемую далее СК.Принятая команда СКпереписывается из регистра 25 в приемный накопитель 15, в котором она сти рается сигналом, поступающим с третьего выхода блока 8. Команда СКчерез элемент ИЛИ 22, анализатор 3 и кодер 4 поступает в канал связи,На инициирующей станции принятая 30 команда СКчерез открытый блокиратор 11 записывается в декодирующий блок 13, где она кодируется, а затем переписывается в регистр 25 анализатора 14 служебной команды. В результате на выходе дешифратора 26 появляется сигнал, который подается на третьи входы накопителя 5 и блока 8. Команда СКпереписывается из регистра 25 в приемный накопитель 15, 40 где она стирается сигналом, поступаю щим с третьего выхода блока 8. Под действием сигнала, поступающего на третий вход буферного накопителя 5, срабатывают триггер 36 и один из триггеров 30 - 30 через соответствующий элемент И 32, - 32 в зависимости от сигнала на соответствующем выходе дешифратора 33, определяемого количеством импульсов цикловой частоты, подсчитанных счетчиком 34 с момента передачи команды СКна про тивоположную станцию до момента приема от нее команды СК, После сраба тывания триггера 36 снимаются разрешающий сигнал с первого входа элемента И 35, запрещая прохождение на второй вход счетчика 34 импульсов от генератора 9, и разрешающий сигнал с второго входа элемента И 28через первый вход второго элемента ИЛИ 31Пусть, с момента пердачи команды СКна противоположную станцию до момента приема от нее команды СКсчетчик 34 насчитал такое количество импульсов цикловой частоты, при котором в момент поступления сигнала с выхода дешифратора 26 на третий вход накопителя 5 появляется импульс на ( 3-1 ) выходе дешифратора 33, В результате на выходе элемента И 32появляется импульс, под действием которого срабатывает триггер 30, . Управляющий импульс с выхода. триггера 30. поступает на второй вход элемента И 28тем самым создается возможность для съема информации с ( С) выхода регистра 27, т.е. выбирается определенная емкость буферного накопителя 5 и, следовательно, определяется цикл повторения дискретной информации. Кроме того, управляющий сигнал с выхода триггера 30, через 2, выход накопителя 5 поступает на 6. вход блока 8 и далее на первый вход элемента И 37., В то же время под действигм сигнала с выхода дешифратора 26, поступающего на третий вход блока 8 и третий элемент ИЛИ 44, срабатывает триггер 43. В результате с третьего выхода блока 8 поступает сигнал, разрешающий считывание информации из накопителя 15, а с четвертого выхода поступает сигнал, разрешающий ввод информации от источника в накопитель 1. В случае обнаружения ошибки при приеме команды СКна втором выходе декодирующего блока 13 появляется управляющий сигнал, который через четвертый вход блока 8 поступает на второй вход пятого элемента ИЛИ 46. С выхода последнего управляющий сигнал через элемент И 37 записывается на первый вход линии 38 задержки, для которой продвигающими сигналами являются импульсы цикловой частоты, поступающие на пятый вход блока 8 от задающего генератора 9. Кроме того, прад действием сигнала с выхода элемента ИЛИ 46 срабатывают первый 41 и второй. 42 триггеры, запускается (по второму выходу блока 8) датчик 10 запросной комбинации, который вы дает в канал связи запросную комби 147836245 нацию, а через четвертый элемент ИЛИ 45 срабатывает третий триггер 43. В результате переключения первого триггера 41 блокируется прием инфор 5 мации из канала связи на Й тактов цикловой частоты, сигналом с первого выхода третьего триггера 43 стирается информация в накопителе 15 и запрещается считывание информации от источника в накопитель 1, а сигналом с выхода второго триггера 42 разрешается считывание информации из регистра 27 накопителя 5 через ключ 6, элементы ИЛИ 21 и 22 блока 2, анализатор 3 и кодер 4 в канал связи, а также с выхода элемента ИЛИ 21 через элемент ИЛИ 2 О на первый вход накопителя 5.Принятая инициирующей станцией запросная комбинация через блокиратор 11 поступает на дешифратор 12 запросной комбинации, где она выделяется. В результате на выходе дешифратора 12 появляется сигнал, кото рый поступает на первый вход блока 8 и далее через элемент ИЛИ 46, элемент И 37 записывается на первый вход линии 38 задержки. Кроме того, под действием сигнала с выхода элемента ИЛИ 46 срабатывают первый 4 1 и второй 42 триггеры, запускается (по второму выходу блока 8) датчик 10 запросной комбинации, который выдает в канал связИ запросную комбинацию, а через элемент И 45 срабаты 35 вает третий триггер 43. В результате переключения триггера 41 блокируется прием информации из канала связи натактов цикловой частоты, сигналом с выхода триггера 43 стирается информация в накопителе 15 и запрещается ввод информации от источника, а сигналом с выхода триггера 42 разрешается перезапись и считывание с регистра 27 накопителя 5 команды СКчерез ключ 6, блок 2, анализатор 3 и кодер 4 в канал связи, К моменту приема команды СКпротивоположной станцией на выходе Ф линии 38 задержки блока 8 появляется сигнал, который через элементы ИЛИ 40, 44 и 39 воздействует соответственно на триггеры 42, 43 и 41. В результате переключения триггера 43 с его первого выхода поступает разрешающий сигнал на управляющий вход накопителя 15, а с второго выхода триггера 43 поступает сигнал, разрешающий считывание информации от источника в накопитель 1, Сигнал с выхода триггера 42 разрешает перезапись и считывание информации из накопителя 5 через ключ 6, а в результате переключения триггера 41 открывается блокиратор 11, разрешая прием информации из канала связи, В случае искажения команды СКв канале связи ошибка обнаруживается декодирующим блоком 13 и процесс запроса повторяется вновь.При искажении команды СКв канале связи ошибка обнаруживается на инициирующей станции декодирующим блоком 13 и процесс определения цикла повторения начинается вновь, как описано, с передачи команды СК, Процесс определения цикла повторения в противоположном направлении происходит аналогично. Процесс определения цикла повторения происходит до тех пор, пока команда СК, передаваемая в ответ на полученную команду СК, будет принята без искажений,В процессе работы устройства импульсы цикловой частоты через делитель 16 поступают на первый вход счетчика 17 и сбрасывают его в нулевое состояние, этим обеспечивается удержание ключа 18 в положении "Открыто". Если по какой-либо причине число фазирований возрастает за установленный период, определяемый .делителем 16, и превышает допустимую величину, срабатывает счетчик 17 и закрывает ключ 18, что предотвращает переключение устройства в режим определения емкости буферного накопителя 5 и тем самым исключаются наоправданные потери пропускной способности.Таким образом, предложенное устройство обеспечивает повышение эффективности скорости передачи информации по сравнению с известным устройством за счет сокращения количества обменов служебными командами при частых фазированиях.Формула изобретенияУстройство защиты от ошибок по авт.св. В 1197115, о т л и ч а ю - щ е е с я тем, что, с целью повышения скорости передачи информации, введены делитель цикловой частоты, счетчик числа фазирования, ключ и блок задержки, выход которого соеди 1478362нен 6 информационным входом ключа, выход которого подключен к второму входу блока управления, а управляющий вход соединен с выходом счетчика числа фазирований, установочный вход которого соединен с выходом делителя цикловой частоты, вход которого подключен к выходу зада.щего генератора, а счетный вход счетчика числа фазирований соединен с входом блока задержки и является входом сигнала окончания фазирования устройства,1478362 Составитель В.МикуцкийТехред Л.Олийнык Редактор И,ШмаковаКорректор М.Максимишинец Заказ 2375/56 Тираж 627 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушакая наб д. 4/5 Производственно-издательский комбинат Патент , г. Ужгород, ул, Гагарина,101Н