Делительное устройство

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 09) 01) 1) 4 С 06 Г. 7/49 ОПИСАНИЕ ИЗОБРЕТЕНИ виде двух чтатков опредчастного идвух чисел,получения в сел. По знакам этих еляется очередная ци чередной остаток в в Процесс повторяется ех циФр частного, Де ь и частное представ ах, 5 ил 5 табл,мое, делите в прямых ко ены Ж ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ВТОРСНОМУ СВИДЕТЕЛЬСТВУ(56) Авторское свидетельство СССР В 590738, кл, С 06 Р 7/52, 1976.Авторское свидетельство СССР Р 598075, кл. С 06 Р 7/52, 1976, (54) ДЕЛИТЕЛЬЯОЕ УСТРОЙСТВО (57) Изобретение относится к области вычислительной техники. Целью изобретения является повышение быстродействия за счет уменьшения количества тактов в процессе вычисления частного, Дели-. тельное устройство работает в системе счисления с любым натуральным основанием Р 2. В каждом такте определяетсяодна Р-ная цифра частного. Для этогоодновременно вычисляются Ркратныхделителю и Рсумм этих кратных, атакже самого делителя, являющихся отрицательными и выраженных в дополнительных кодах, с положительным значением предыдущего остатка, выраженного в виде двух чисел, Результатом.вычисления сумм являются остатки в1239711 Ц зкин Корректор О Луговая актор Е, Папп аказ 3397/ б., д,4/5 а оизводственно-полиграфическое предприятие, гУжгород, ул, Проектная Составитель В. БТехред Л.Олейник Тираж 671 НИИПИ Государственного по делам изобретений 13035, Москва, Ж, РаИзобретение относится к областивычислительной техники и предназначено для деления чисел, представленныхв системах счисления с основаниемР 2,Цель изобретения - повышение быстродействия,На фиг.1 изображена функциональная схема делительного устройства;на фиг, 2 - функциональная схема пре-.образователя прямого кода в обратный;на фиг,3 в , функциональная схема одноразрядного сумматора Р-ных чисел; нафиг.4 - функциональная схема умножения одноразрядного двоично-десятичного числа на девять; на фиг,5 - функциональная схема, одного разряда ком-мутатора.Устройство содержит регистр 1 делителя, регистр 2 делимого, регистр 3 остатка, регистр 4 частного, преобразователь 5 прямого кода в обраг- ный, блоки 6 формирования кратных,блоки 7 суммирования, блок 8 формиро-.вания опережающих переносов, коммута тор 10, узел 11 определения знака частного, Преобразователь 5 содержит в каждом Р-ном разряде двоичныйсумматор 12 разрядности 1 1 о 8 Р(., соединенный с входами 13 и 4 делителя и кода основания и имеющий выходы 15, Блок б содержит дешифратор 16,(Р) узлов 17 умножения на 2, 3. ,(Р) соответственно и, имеет входы 18, выходы 19 поразрядных сумм, выходы 20 переносов, Каждый узел 17 содержит элементы ИЛИ 21 и 22 и имеет выходы 19, 20 и входы 23, которые сое-, динены с соответствующими выходами дешифратора 16. Блок 7 содержит (Р) одноразрядных сумматоров 24 для суммирования нескольких чисел по осно-ванию Р, кажцый из которых содержит двоичный сумматор 25 нескольких чисел разрядности . 108 РГ, двоичные сум маторы 26 разрядности 3 1 о 8 Р, узел 27 образования десятичных переносов, коммутатор 28, шифратор 29 десятичных переносов и имеет входы 30 и 31 входы 31 соединены с входами значений поправок), выходы 32 поразрядных сумм, выходы 33 переносов. Блок 8 содержит (Р) узлов 34 формирования подготовительных функций и (Р) узлов 35 формирования опережающих переносов, Каждый узел 34 имеет входы 36 поразрядных сумм, входы 37 переносов, выхопы 38 переносов подгото 51015 вительной функции (В) переноСов, выходы 39 разрешения подготовительной функции Я) разрешения, которые являются соответствующими входами узлов35, Узлы 35 имеют выходы 40, которые являются выходами блока 8. Коммутатор 9 содержит в каждом разряде многовходовой элемент И-ИЛИ 41 и многовходовой элемент И-ИЛИ 42, имеет информационные:входы 43, входы 44 управления, выходы 45 и 46, Регисто 2 имеет первую группу входов 45 и вторую группу входов 47Узел 11 имеет входы 48 знака делимого, 49 знака делителя и выход 50 знака частного,Устройство работает следующим образом.Делимое (У), делитель (Х) и частнойпредставлены прямыми кодами в системе счисления с основанием Р 2, Делимое в пределах 04 У.1, делитель нормалиэован 1/РХ 11. В одном такте определяется одна цифра частного, Очередной остаток представляется положительным в виде двух чисел, Делитель, вне зависимости от знака, представляется отрицательным в обратном коде и записывается в регистр 1. Одновременно образуются раэности между значением предыдущегоостатка и всеми кратными делителя, необходимыми для получения одной цифры частного в данной системе счисления, По значению знаков этих разностей определяются очередные цифры частного и остаток в видедвух чисел, Условно разности можнозаписать как В = ВО - Х, В 2 = ВОХ,,.В(Р) = ВО - (Р)Х, Делимое (У)записывается по входам 47 в регистр2 в прямом коде, Значения прямогокода делителя подаются на входы 13преобразователя 5, в котором для каждого разряда определяется дополнениедо старшей цифры используемой системы счисления Р(обратный код) поформуле Х; = Х+ Р, Полученныедополнения записываются в регистр 1делителя. Знаки делимого и делителяпо входам 48 и 49 записываются вузел 11 (реализующий функцию суммы по.модулю два),55 Работа устройства рассматривается для двоично"десятичной системы счис-о ления, Р = 10, Пусть делимоеУ = + 0,73892, делитель Х = -0,54031 в прямых кодах, Полученные дополне" ния разрядов делителя с выходов ре з 12397гистра 1 подаются на соответствующие,входы 18 блоков 6. Каждому Р.-номуразряду соответствует свой блок 6. Вкаждом блоке 6 образуются значения2 Х (Ц)ЗХ ," 9 Х ( );, преобразованных разрядов делителя, которые подаются на выходы 19 и 20, На всех выходах 19 и 20 блоков 6 в совокупности образуются кратные делителя в видедвух чисел, Дополнительные единицы 1 Омладшего разряда, образующиеся отнедостатка единицы младшего разрядав обратном коде регистра 1, добавляются при суммировании в младший блок7, В блокЬ 6 на одном из выходов 23 15дешифратора 16 образуется сигнал,соответствующий коду двоично-десятичной цифры входов 18, Умножение на2, 3, 9 в блоке 6 производится вузлах 17 (2), 17 (3), , 17 (9) в со Оответствии с табл,1Каждый узел 17имеет в своем составе элементы ИЛИ 21и 22 для образования поразрядных сумми переносов на выходах 19 и 20, Соединения входов этих элементов ИЛИ 21 25и 22 с выходами 23 дешифратора 16, определяют умножение на соответствующую цифру 2, 3 9, для чего сигналы выходов 23 =1, =2, =Э,=9 )дешифратора 16 соединены в каждом из зузлов 17 с входами элементов ИЛИ 21и 22 соответствующим данному узлуобразом, На фиг,4 представлена схемаузла 17 (9) одноразрядного умноженияна девять,Полученные на выходах 19 и 2035блоков 6 кратные (без соответствующего количества единиц младшего разряда) подаются на входы 30 сумматоров24 блоков 7 таким образом чтобы зна 40чения поразрядных сумм выходов 19 подавались на входы соответствующего пономеру кратного сумматора 24 данногоразряда, а значения переносов выходов 20 на входы соответствующего пономеру кратного сумматора 24 следующего более старшего разряда, На двадругих входа каждого сумматора 24из регистров 2 и 3 подаются соответствующие предыдущие Р-ные разрядыдвух чисел предыдущего остатка. Навходы переносов сумматора 24 блока 7младшего разряда подайтся коды, отражающие значения дополнительных единиц, 1 на сумматор 24(1), 2 на сумматор 24(2) 9 на сумматор 24(9).Образование преобразованных кратных можно описать табл.2. Коды дополнительных единиц младшего разряда в табл,2 подчеркнуты, Таким образом, на выходах 32 и 33 блоков 7 однонре" менно образуются девять остатков в виде двух чисел от суммирования предыдущего остатка с соответствующими девятью преобразованными кратными, а выходах 33 и 32 сумматора 24 одного разряда может возникнуть сумма, не превышающая значения 9 х 4 = 36. Схема сумматора 24 показана на фиг;3, .На двоичном сумматоре 25 нескольких чисел определяется двоичная сумма двоично-десятичных чисел одного разряда входов 30, По значению этой суммы на выходах узла 27 образуются сигналы ПО, П 1, П 2, ПЗ, отражающие двоично десятичпые переносы. Сигналы с выходов узла 27 подаются на управляющие входы коммутатора 28 и на входы шифратора 29 десятичных переносов-. На выходах сумматоров 26 образуются скорректированные значения двоичнодесятичных поразрядных сумм от значения ческорректированной поразрядной суммы с выходов сумматора 25 и значения соответствующей поправки шин 31. На выходах 33 и 32 образуются соответственно переносы и поразрядная сумма двоично-десятичного вида от нескольких чисел входов 30. Процесс суммирования и введения поправок описывается в табл3.Сигналы двоично-десятичных переносов ПО, П 1, П 2, ПЗ на выходах узла 27 определяются также согласно табл,З по выражениямПО = А 2 А 1 (Б 4 + Б 4 БЗ Б 2)П 1 = А 2 А 1 Б 4 (БЗ + Б 2 + А 2 А 1 Б 4 БЗ)П 2 = А 2 А 1 (Б 4 БЗ + Б 4 БЗ ++ Б 4 БЗ Б 2)ПЗ = А 2 А 1 Б 4 БЗ Б 2 + А 2 А 1,С выходов 32 и 33 блоков 7 девятьостатков в виде двух чисел, поразрядных сумм ,С) и переносов (Е) подаются на соответствующие входы 36 и 37 соответствующих по номеру кратного узлов 34 блока 8. В каждом узле,34 для каждого двоично-десятичного разряда определяются подготовительные функции переноса (0) и разрешения Я), Так как значения Е и С на выходах 33 и 32 одного сумматора 24 не превышают числа 36, то в одном разряде лю 123971бого остатка в максимальном случаемогут быть числа 9 и 3 соответственнодля С(1) и Е(1 + 1).Иомера двоичных разрядов4 3 21 О 0 1Е (1 + 1)функция переноса Робразуется из10 условия С(1) + Е(1 + 1)9.,Цпя рассматриваемого случая это условие выполняется при числах 9 + 3, 9 + 2, 9 + 1, 8 + 3, 8 + 2, 7 + 3, чему со 15 ответствует выражение функции О.Э=С 4 Е 2+С 4 С Е 1+СЗ С 2 С 1 Е 2 Е 1, которое выполняеФся по выходам 38 узлов 34, Функция разрешения может быть обраэованц по каждому из двух условий С(1) + Е(д + 1) = 9 и20 С + Е(1 +4 ) э 8, либо совместно по обеим, Для этого должньг учитывать ся комбинации чисел 9 + О, 8 + 1, 7 + 2, 6 + 3 и 9 + 3, 9 + 2, 9 + 1, 8 + 3, 8 + 2, 7 + 3, Отсюда функции25 разрешения К соответствует следующее выражениеК .=С 4 Е 1 + С 4 С + СЗ С 2 Е 2 Е 1 + + СЗ С 2 С Е 2, 30которое выполняется по выходам 39 узлов 34, Значения функций Р и К с выходов 38 и 39 подаются на входы соответствующих узлов 35, где в каждом узле 35 (1), 35 (2), 35 (9) со-35 ответственно для каждого остатка оп" ределяется опережающий перенос (е) согласно с выражением е = Р 1 + + П 2 К 1 + ПЗ К 1 К 2 + , значение которого поступает на выход 40 дан ного узла 35. С выходов 40 узлов 35 опережающие переносы подаются на входы шифратора 10 и на соответствующие входы 44 коммутации коммутатора 9, В зависимости от значений опере жающих переносов (е ) на выходах 40 можно определить очередник цифру частного согласно табл.4. Опережающий перенос (е 7 равен единице, если соответствующий остаток положителен. Зна чения разрядов цифр частного на выхоцах шифратора 1 О также определяютсяиэ табл.4,Ш 1 = е 1 е 2 + еЗ е 4 + е 5 еб + 55+ е 7 е 8Ш 4 = е 8 е 9 + е 9.В коммутаторе 9 происходит выбор соответствующих значений поразрядных сумм С 1 С 9, переносов Е 1. Е 9, предыдущего остатка ВО в, качестве очередного остатка и, в зависимости от значений, опережающих переносов е 1е 9 выходов 40 узлов 35(1)35(9), Очередной остаток положителен в виде двух чисел, Первое число выбирается на элементах И-ИЛИ 41, второе на элементах И-ИЛИ 42 (фиг.5) .Затем оба числа подаются на входы регистров 2 и 3 делимого и остатка, .с выходов которых в следующем такте со сдвигом на один двоично-десятичный разряд влево они подаются на соответствующие входы сумматоров 24, Первое число В(С) на выходах 45 согласно с табл,4 образуется в ком-, мутаторе 9 по формулеВ(С) = ВО е 1 + С 1 е е ++ С 5 е 5 еб + Сб еб е 7 + С 7 е 7 е 8 + + С 8 е 8 е 9 + С 9 е 9, + С 9 е 9,Второе число В(Е) на выходах 46образуется аналогично, но вместо значения С подставляются значения ЕВо всех остальных тактах производятсяаналогичные операции, Частное записывается в регистр 4 с выхода шифратора 10Пример деления показан втабл.5, где представлены только процессы суммирования, в результате которых получаются правильные очередныеостатки. Знаковым разрядом остаткаявляется его старший разряд, Сдвигостатка при подаче из регистров 2 и3 на блоки 7 происходит смещениемкратных и очередных остатков в процессе деления вправо на один разряд,эа такт (табл,5),Частное от деления Ш = -1, 3675,порядок корректируется.Формула и э о б р е т е и и яДелительное устройство, содержащеерегистры делителя, делимого, частного н"остатка, узел определения знака част=0 0000 О1 00010 - 2 0010 0 0011 000 001 0110 000 010011 1001 000- 3 0011 О 1239 ного, входы которого являются входами знаков делимого и делителя устройства, а выход соединен с выходом знака частного устройства, о т л и ч а ю щ е е с я тем, что, с целью пбвышения быстродействия, в него введены преобразователь прямого кода в обратный, блоки суммирования, каждый из которых содержит (Р) одноразрядных Р-ных сумматоров, и блоки 10 формирования кратных, блок формирования опережающих переносов, содер.жащий (Р) узлов формирования подготовительных функций и (Р) узлов формирования опережающих переносов, 15 коммутатор, причем входы делителя устройства подключены к информационным входам преобразователя прямого кода в обратный, управляющие входы которого подключены к входам кода ос нования устройства, а выходы подключены к входам регистра делителя, выходы разрядов регистра делителя соединены с входами соответствующихблоков Формирования кратных и с пер выми группами входов одноразрядных Р-ных сумматоров блоков суммирования, выходы поразрядных сумм блоков Формирования кратных соединены с первыми группами входов одноразрядных Р-ных З 0 сумматоров с второго по (Р) -й соответствующих блоков суммирования, выходы переносов блоков формирования кратных соединены с вторыми группами входов одноразрядных Р-ных суммато 35 ров с второго по (Р)-й следующих блоков суммирования, третьи и четвертые группы входов одноразрядных Р-ных сумматоров с второго по (Р)-й и вторые и третьи группы входов первых одноразрядных Р-ных блоков суммирования соединены с выходамы предыдущих 1 8разрядов регистров делимого и остатка соответственно, выходы поразрядных сумм одноразрядных Р-ных сумматоров всех блоков суммирования соединены с входами поразрядных сумм соответствующих узлов формирования подготовительных функций, выходы переносов одноразрядных Р-ных сумматороввсех блоков суммирования соединены свходами переносов соответствующихузлов формирования подготовительныхфункций, выходы переносов узлов Формирования подготовительных функцийсоединены с входами первой группысоответствующих узлов формированияопережающих переносов, выходы разрешения узлов формирования подготовительных Функций соединены с входамивторой группы узлов формирования опережающих переносов выходы узлов Формирования опережающих переносов сое- .динены с входами шифратора и с входами управлениг. коммутатора, выходышифратора соединены с входами регистра частного, входы первой группы информационных входов коммутатора соединены с выходами поразрядных суммодноразрядных Р-ных сумматоров и свыходами регистра делителя, входывторой группы информационных входовкоммутатора соединены с выходами переносов одноразрядных Р-ных сумматоров и с выходами регистра остатка,выходы первой и второй групп комму.татора соединены с входами регистровделителя и остатка, в каждом блокесуммирования четвертая группа входовпервого одноразрядного Р-ного сумматора и пятые группы входов одноразрядных Р-ных сумматоров с второго по123971 Продолжение табл.1 Выходы узлов 17 Узел7 (2) Узел 17 (9) Входы 18 Выходы 23 Узел 17 (3) 20 19 20 19 20 19 001 0010 100 000 0 0 0101 001 1000 01 О. 000010 0100 001 010 011 100 010 011 Таблица 2 Представлениекратного Кратное Дополнительный Значение код кратного кратного,99.45969 00.5403 2 Х19 2004.86279 95.3721 Т а б л и и правка 3 Десятичный По чная с- перен азрядная сумма ерено 1 )0 0 0 0 0000 0 0