Оперативное запоминающее устройство

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИНО бб А а) 6 11 С 9/06 РЕТЕНИЯ ВТОРС УСВ 5Качалов спительных 1979, оп 1, отлич что третий блок ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙИ ОТНРЫТР ОПИСАНИЕ И(54) (57) 1; ОПЕРАТИВНОЕ ЗАПОМИНАЮШЕЕ УСТРОЙСТВО,содержашее оперативный накопитель, адресные входы которогд подключены к выходам мультиплексора адресов, одни информационные вхоаыкоторого подключены к выходам регистраадреса и к ааресным входам буферного накопителя, выходы которого подключены кодним йнформационным входам регистраданных, другие информационные входы ре- .гистра данных подключены к выходам оперативного накопителя, управляющие входыкоторого подключены к соответствующимвыходам первого блока управления, другие информационные входы мультиплексораадресов подкпючены к выходам группыпервого блока управления, первый и второй входы которого являются соответствуюшими управлякзцими входами устройства,информационные входы регистра адреса являются соответствующими входамй устройства, один вход буферного накопителяподключен к первому выходу второго блокауправления, второй выход которого подключен к первому управляющему входу регистра данных, первый вход второго блокауправления подключен к соответствующемувыходу первого блока управления, втопой управляквций вход регистра данных под,ключен к соответствукпцему "ыходу перваго блока управления, выход регистра данных является информационным выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, устройство содержит третий блок уцравлния, мультиплексор данных и элемент ИЛИ, входы которого подключены к соответствующим входам регистра адреса, первый выкоц элемента ИЛИ поаключен к третьему входу регистра данных и к первому входу третьего блока управления, второй выход элемента ИЛИ подключен к четвертому входу регистра данных, к второИ му входу третьего блока управления, к Е третьему входу первого блока уцравпения и к второму входу второго блока управления, третий вход второго блока управления подключен к первому выхоау третьего блока управления, второй выход которого подключен к соответствующему входу первого блока управления, третий вход третьего блока управления подключен к первому входу первого блока управления, четвертый, пятый, шестой и седьмой входы третьего блока управления подключены к соответствующим выходам первого блока управления, одни информационные входы мультиплексора данных подвпочены к выходам регистра данных, другие информационные входы мультиплексора данных являются информационнььа вх дами устроиства, управлякеций вход мультиплексора данных является третьим управляющим входом устройства, выходы мультиплексора данных подключены к информационным входам оперативного и буферього накопителей.2. Устройство п аю щ е е с я тем, уп1088066 равления содержит элементы И и элементы ИЛИ, выход первого из которых является первым выходом блока, выход второго элемента ИЛИ является вторым выходом блока, первый и второй входы второго элемента ИЛИ подключены к выходам соответственно первого и второго элементов И, первый вход первогоэлемента И является первым входом блока, первый и второй входы первого элемента ИЛИ подключены;к выходам соответственно третьего и четвертого элементов И, первый вход третьего элемента подключен к первому входу четвертоИзобретение относится к цифровойвычислительной технике и может бытьиспользовано для построения двухуровневой оперативной памяти с повьштеннымбыс троцейс твием.Известно оперативное запоминающееустройство, содержащее оперативный и, буферный накопитель, блоки адресации,регистры данных и блок управления 1.В качестве оперативных накопителей 1 Онсцользуются МОП интегральные схемыдищмической памяти, а в качестве буферного накопителя - биполярные схемы ста. тической памяти,Недостатком данного устройства является его низкое быстродействие, вызванное необходимостью регенерации динамического накопителя.Наиболее близким к изобретению является оперативное запоминающее устройство, содержащее оперативный накопитель,адресные входы которого подключены квыходам мультиплексора адресов, инфор- .мационные входы мультиплексора ацресов подключены к выхоцам регистра ацре 25са и к адресным входам буферного накоЮителя, выходы которого подключены кодним информационным входам регистраданных, другие информационные входырегистра ценных подключены к выходам.30оперативного накопителя, управлякзциевходы которого подключены к соответствующим выходам блока управления оперативным накопителем, другие ицформациониые входы адресного мультиплексораподключены к выходам группы блока управления оперативным накопителем, пер-го элемента И и является вторым входом блока управления, второй вхоа третьего элемента И подключен к вторым входам четвертого и первого элементов Ии является третьим входом блока управления, третий вход четвертого элементаИ является четвертым вхоцом блока управления, первый вхоц второго элементаИ и третий вхоц третьего элемена И является соответственно пятым и шестымвхоцами блока управления, третий вхоцпервого элемента И поцключен к второму вхоцу второго элемента И и является сецьмым вхоцом блока управления. вый и второй входы которого являютсясоответствукицими управляющими входами устройства, информационные входыадресного регистра являются адреснымивходами устройства, управляющий входбуферного накопителя подключен к первому выхоау блока управления буфернымнакопителем, второй выход которого подключен к первому управляющему входурегистра информации, второй управлякаайвход регистра информации подключен ксоответствукицему выходу блока управления оперативным накопителем, выход регистра информации является информационным выходом устройства Г 23. Опнако известное оперативное запоминающее устройство ймеет сравнительно невысокое эффективное быстродействие из-за большого времени цикла работы и необходимости регенерации информации в накопителе на динамических микросхемах, МОП-структуры а также из-за трудиос,гей увеличения доли обращений к быстродействующему буферному накопителю, которые связаны с необходимостью осущест, вления динамического распределения данньх, выражающегося, в частности, в перьсортировке и обмене информации между уровнями памятиКроме того, удлинение времени обращения происходит из-за временных. задержек, связанных с копированием данных с регистров одного уровня памяти на регистры другого уровня, поскольку регистры адресов (РА) и регистры информации (РИ) являются раздельными и включены в каскад.Белью изобретения . является повы- шение быстродействия оперативного запоминающего устройства.Поставленная цель достигается тем,что в оперативное запоминающее устройство, содержащее оперативный накопитель,адресные входы которого подключены квыходам адресного мультиплексора адресов, одни информационные входы мультиплексора, адресов подключены к выходам регйстра адреса и к адресным входам буферного накопителя, выходы которого подключены к одним информационнымвходам регистра данных, другие информационные входы регистра данных подключе иы к выходам саеративного накопителя,управляющие входы которого подключенык соответствуюаим выходам первогоблока управления, другие информационныевходы мультиплексора адресов подвпочены к выходам группы первого блока управления, первый и второй входы кстораго являются соответствующЬми управляющими входами устройства, информационные входы регистра адреса являются соот ветствующими входами устройства, одинвход буферного накопителя подключен кпервому выходу второго блока управления, второй выход которого подключен к первому унравляющему входу регистра ЗОданных, первый вход второго блока управления подключен к соответствующемувыходу первого блока управления, второй управляющий вход регистра данныхподключен к соответствующему выходупервого блока управления, выход регистра данных является информационным выходом устройства, дополнительно введены третий блок управления, мультиплексорданных и элемент ИЛИ, входы которого 4 Оподключены к соответствующим входам регистра адреса, первый выход элемента ИЛИ подключен к третьему входурегистра данных и к первому входу треть:его блока управления, второй выход эле.маиа ИЛИ подключен к четвергомувходу регистра данных, к второму входу третьего блока управления, к третьему входу первого блока управления и квторому входу второго блока управления, 5 О третий вход второго блока управления подключен к первому выходу третьего блока управления, второй выход которого подключен к соответствующему входу первого блока управления, третийвход третьего блока управления подключен к первому вхооу первого блока управл ния,четвертый, пятый, шестой и сепьмой входы третьего блока управления подключены к соответствующим выходам первого блока управления, одни информационныевходы ьультиплексора данных подключены к выходам регистра данных, другиеинформационные входы мультиплексораданных являются информационными входами устройства, управляющий вход мультаплексора данных является третьим; управляющим входом устройства, выходы мультиплексора данных подключены к информационным входам оперативного и буферного накопителей,Кроме того, третий блок управлениясодержит элемеигы И и элементы ИЛИ,выход первого из которых явпяется шервым выходом бпока управления, выходвторого элемента ИЛИ является вторымвыходом блока управления, первый и второй входы второго элемента ИЛИ подключены к выходам соответственно первого и второго элементов И, первый входпервого элемента И является первым входом блока, первый и второй входы первго элеменга ИЛИ подключены к выходамсоответственно третьего и четвертого элементов И, первый вход теетьего элементаподключен к первому входу четвертого элемента И и является вторым входом блока управления, второй вход третьего элемента И подключен ко вторым входамчетвертого и первого элементов И и является третьим входом блока управления,третий вход четвергого элемента И является четвертым входом блока управления,первый вход второго элемента И и третийвход третьего элеменга И являются соответственно пятым и шестым входами блока управления, третий вхоп первого.элемента И подключен ко второму входу второго элемента И и является седьмым входом блока управления.Введенные изменения позволяют обеспечить совместную работу оперативногои буферного накопителей.Это достигается тем, что в цикле работы оперативного накопителя в части времени предварительного заряда по входустроба адреса строки или во время регенерации информации осущесгвляется обращение к буферноиу накопителю Йрри этомв предлагаемой памяти используются особенности микросхем ОЗУ МОП-структуры,динамического типа, заключающиеся вследующем.Время цикла работы микросхем, которым определяется время обращения к СЗУ,складывается из двух со таляющих 1 ИА 5 н, гдедлительность импульса строба строки, аФ- время предварительного заряда по входу строба адреса строки (РАЗ ), которое необходимо для восстановления исходных потенциальных 5 уровней исхемы перец последующим обращением. Время 1 обычно составляет 70- 80 от времени Ф . Оно характери зуется тем, что при записи в течение всего, а при считывании - большей части этого времени выход микросхемы нахо 3 дится в состоянии высокого импеданса,Временные параметры функционирования микросхем при считывании и записи таковы, что к моменту начала времени Ф регистры адреса и данных могут бйть освобождены от считанной или записываемой информации (время выборки информации при считывании 1 примерно равно Ф я 4 ).Прн регенерации информации рабо чие регистры адреса и данных не участвуют, так как она осуществляется в выпускаемых в настоящее время отечест венной промышленностью микросхемах от специальных внешних схем.На фиг.1 представлена блок-схема предлагаемого оперативного запоминающего устройства; на фнг, 2 - временная диаграмма основных сигналов, поясняю 30 щая совмещение работы обоих накопителей; на фиг.3-5 - электрическая принципиальнъя схема устройства.Оперативное запоминающее устройство содержит буферный накопитель 1, блок З 5 2 управления буферным накопителем, .оперативный накопитель 3 динамического типа; мультиппексор 4 адресов, блок 5 управлении оперативным накопителем, регистр 6 адреса, регистр 7 данных, 40 элемент ИЛИ 8, мультиплексор 9 данных и блок 10 управления совместной работы накопителей, управлякеций вход 11 (запись/чтение), выход 12 блока 5, выход 13 блока 2, информационные входы 45 14 устройства, выходы 15 регистра 7, управляющий вход 16 устройства, адрес: ные входы 17 устройства, входы 18 регистра 6, выходы 19 и 20 элемента 8, вход 21 блока 10, управляюшиф вход 50 22 устройства, вход 23 регистра 7, выходы 24 и 25 блока 5,выходы 26 регистра 6, адресные входы 27 накопителя 3, выходы 28 и 29 блока 5, входы30 блока 2, выходы 31 накопителя 1,выходы 32 накопителя 3, выходы 33 блока 2, выход 34, выходы 35 блока 5, вход 36 мультиплексора 9, вход 37 блока 5, входы 38 мультиплексора 9, информационные выходы 39 устройства, временный узел 40, элемент И 41, выход 42 блока 5, триггерный узел 43, триггер 44, выход триггера 44, элемент И 46, временный узел 47, триггер 48, узел 49 регенерации, триггер 50, узел 51 управления, элемент И 52, выход 53 блока 10, триггер 54, элемент И 55, 1элемент И 56 и триггер 57.Возможны следующие режимы работы устройства: считывание ипи зались информации из (в) оперативного накопителя и запись или считывание в (из) (буферный накопитель) до окончания цикла устройства, и регенерация информации в опе ратнвном накопителе и одновременное считывание или запись из (в) буферный н ак ОлительеВведем обозначения; 2" слов - общая информационная емкость ОЗУ, 2 слов- емкость буферного накопителя, тогда о е2 - 2 слов - емкость оперативного накопителя.Режимы записи информации в ЗУ или чтения из ЗУ определяются подачей от процессора управляквдих сигналов логической 1 или логического фО" (фиг,2), поступающих на вход 11 и в блок 5, осуществляющий управление оперативным накопителем и регенерацией информации с выхода 12 в блок управления. Соответственно сигналы ЗП/ЧТ поступают в накопитель 3 с выхода 12 и накопитель 1 с выыда 13.В режиме записи (ЗП) на информационные входы накопителей 1 и 3 через мультиплексор 9 с выходов 38 прйходит записываемый (перезаписываемый) код информации либо от регистра процессора со входов 14, либо от регистра 7 с выходов 15 в зависимости от того, логическая ф 1 или логический фОф приходят от процессора на управляющийвход 16.При обращении к памяти (ЗП/ЧТ) от процессора,на входы 17 поступает код адреса (фиг.2) на регистр 6 -адреса. С выхода регистра на входы элемента ИЛИ 8 подается код старших ( й - п 1 ) разрядов. Если при этом хотя бы один из ( - в ) разрядов регистра будет находиться в состоянии логической "1 ф, то элемент 8 формирует уровень логической ф 1" на прямом, и уровень логического "Оф на инверсном выходе, что разрешает обращение к накопителю 3 и запрещает к накопителю 1. Эти уровнинапример считыванием, в цикле работынакопителя 3 становится возможным только после .окончания сигнала строба строк.(фнг.2). Прн установлении кода адреса накопителя 1 (второй импульс поз,18, фиг.2)с выхода 20 от элемента 8 н от триггера44 (фиг.5) формирования строба ЕА 6,с выхода 45 поступают разрешения в трехвходовой элемент И 46 блока 10 напрохождение сигнала ВБР (второй импульспоз.21, фиг.2). В результате на выходеблока 10 формируется сигнал, которыйпоступает нв вход 30 во временной узел47 (фиг.4) блока 2. Узел 47 совместнос триггером 48 вырабатывает сигналСТРОБ ЧТ нв выходе 33, являквцийсясигналом приема считанной информацииот БЗУ (через шины 31) на регистр 7. Совмещение процесса регенерации с циклами обращения к буферному накопителю осуществляется следующим образом.Процесс регенерации происходит по сигналу ЗАПРОС РЕГ (поз.З ф, фиг.2) который формируется счетчиком СТ РЕГ- узла регенерации 49 блока 5 (фиг.5). Коды адресов, по которым осуществляется регенерация, вырабатываются счетчиком адресов регенерации СТАР. и подаются с выходов 29 в мультиппексор 4 адреса. Сигнал ".ЛПРОС РЕГ (поз.34, рис,22 ),запоминаясь в триггере 50 (фяг.5) узла управления 51 блока 5, поступает с выхода 35 на элемент И 52 блока 10, выходной сигнал которого запускает с выхода 53 развертку временного узла 40 и устанавливает триггер 54 узла 43 блока 5 в состояние логической 1. Разрешающие сигналы: логическая ф 1 с прямого выхода триггера с выхода 28 и управляющий сигнал от элемента 8 с вы- хода 20 подаются на элемент И 55 элемента 10. В результате ВБР (четвертый импульс поз.21, фиг.2) через вход 22 (фиг, 1 и 3), пройдя элеменг И 55, поступает, как и в преаьщушем случае,через вход 30 в блок 2, в котором на триггере 48 формируется сигнал приема (СТРОБ ЧТ) считанной из накопителя 1 информации.Этот сигнал подается на регистр 7 с выхода 33. Таким образом, осуществляется одновременно регенерация информации в оперативном накопителе и процесс считывания иэ буферного накопителя.В режиме записи (одновременно с процессом регенерации) сигнал приема ин формации не вырабатывается, от элемента И 56 блока 2 с выхода 13 поступает 1088066с выходов 19 и 20 управляют поступлением записываемой информации (фиг. 2)в накопитель 3 нли 1 и непосредственносчитываемой информации из накопителя 3с выходов ЗВ или из накопителя 1 с вы ходов 31.Запрет на обращение к буферному накопителю (ЗП или ЧТ) определяется тем,чго логический "Оф с инверсного вы 10хода, воздействуя с выхода 20 на блок 2управления, не дозволяет сформироватьразрешающего сигнала на запись (ЗП),поступающего с выхода 13 в накопитель1, и сигнал "СТРОБ ЧТ" при чтении, пь ступающего с выхода 33 в регистр 7.Обращение к оперативному накопителюинициируется сигналом ВБР (фиг. 2),поступакццим на вход 22 (фиг.1,3) отпроцессора, посредством запуска временного узла 40 (фиг.5) блока 5 управления через элемент И 41 блока 10 управления.,В этом случае в режимах чтенияи записи блоком 5 формируются сигналыстроба строк (фиг,2) столбцов и приема считанной информации (СТРОБЧТ) в режиме чтения, которые поступаютсоответственно с выходов 24, 25 и 42на входы ЙА 5 , СА 5 микросхем накопителя 3 и вход регистра 7.Сигналы стробв строки и столбца,формируемые триггерным узлом 43 блока 5(фиг.5) разрешают установление кода адреса внутри накопителя, подаваемого от мультиплексора 4 на входы 27.При этом в цикле работы ОЗУ в мульти- З 5плексор с выхода 28 от триггерногоузла 43 приходит управляющий сигнал,разрешающий прохождение кода от регистра 6 адреса с выхода 26 и запрещающий40прохождение кода адреса регенерации свыхода 29.Если при обращении к памяти ни одиниз ( н - щ ) старших разрядов регистра 6адреса не будет находиться в состояниилогической "1 " , то каргина получается45обратной: элеменг ИЛИ 8 формирует ло.гический фОф на прямом, и логическую"1 ф иа инверсном выходах, т,е. разрешает обращение к накопителю 1 и запрещает - к накопителю 3.50Рассмотрим совмещение работы обеихступеней памяти, т.е. обращение к буферному накопителю 1 в части цикла работы оперативного накопителя 1 и во времярегенерации информации в нем,Предположим, произошло обращение кнакопителю 3, осуществление которогоописано выше. Обращение к накопителю 1,сигнал разрепищия на запись в накопитель 1, ранее установленный на регистре 7, нли кода информации с выходов 14 от процессора в зависимости от управляющего снгнала УПР ЗП (поз,36, фиг.2), 5 поступакапего на мультиплексор 9, на вход 36.На фиг.2 управляквае сигналы ЗАНЯТО БЗУ и ЗАНЯТО ОЗУ, формнруемые соответственно на трютерах 44 н 57 бло- ф ка 5, показывают возможность совмещенных обращений к накопителям кроме вре меня Ф щ (фиг.2).Предлагаемая буферизованная оперативная память н описанные ее работы мо-ф гут наЯти широкое применение в миниЭВМ и специальных устройствах, где требуется многофункциональная быстродействующая память с быстрой пересортировкой н пересылкой данных из одногоее адреса нлн уровня в аругой адрес илн:уровень. Повышение быстродействня устройства достнгается фскатнемю цнкла работы оперативного накопителя благодаря совмещению циклов работы накопителей н процесса регенерацви ннформащщ с рабочими циклами буферного юкопн-. теля.