Система управления с переменной структурой

1084737 ЯВОЮ иоаьИе4 юий конандМ нда Йжы не конан В воЬиюлнена нда не Ьполнено,ао нане пропуск следцоцец. Фиг 4 в. Била орре ака 4/ ППП "Патент", г. Ужгород, ул. Проектн йл Ж конеи конанйн- есле злененварноп кона перешпц и сле 0 уницей,аиа7 если иенентрнао кеио перецвц и сле 0 уюций,конеийооерачю- если конвн 0 аооюалнена,во перейвц и следанаце програниа не Ьполнеиаеслц конаида не Ьлолнена, во перейвц кследивщец анапе перейва к конанде нфпФиаУ Составитель П.Куддактор С.Квятковская Техред Т, Маточка О/41 Тираж 842 ВНИИПИ Государственного к по делам изобретений и 133035, Москва, %-35, РаушскИзобретение относится к автомати-ке и вычислительной технике,и можетбыть использовано при проектировании систем автоматического управления, в том числе различными сложными объектами, например, автоматизированными и робототизированными комплексами и гибкими автоматизированными технологическими системами, сосфтоящими из групп неоднородного автоматизированного оборудования, в томчисле станками, роботами, автоштабеллерами и т,п., работающими друготносительно друга в асинхронном ре"жиме по разным локальным программам, 15но с взаимно разрешающими или запрещающими состояниями,Известно устройство для программного управления объектом, содержащее блок вентилей, блок памяти, 20программный блок и схему сравнения ЦНедостатки указанного устройства - неэффективное использованиеблока памяти, сложность и большаятрудоемкость разработки алгоритмов 25функционирования сложных асинхронноработающих взаимосвязанных объектов,недостаточные функциональные возможности устройства.Наиболее близким к предлагаемому З 0цо технической сущности являетсяустройство для программного управления объектом, содержащее последовательно соединенные блок памяти,управляемый элемент задержки и коммутатор, подключенный вторыми входами к входам датчиков состояния объекта, а также последовательно соединенный дешифратор, блок элементовИЛИИ, элемент ИЛИ и одновибратор,подключенный выходом к второму входууправляемого элемента задержки и квходу блока памяти, выход которогосоединен с входом дешифратора, а вторые входы блока элементов ИЛИИ под ключены к выходам коммутатора 2,Недостатками известного устрайства являются недостаточные функциональные. возможности и гибкость устройства, сложность и большая трудо 50емкость разработки алгоритмов функционирования сложных асинхронно работающих взаимосвязанных объектов.Цель изобретения - повьппение эффективности программного управления 55автоматизированными комплексами иуменьшение трудоемкости разработкиуправляющих алгоритмов. Поставленная цель достигается тем, что в систему управления с переменной структурой, содержащую блок оценки состояния, соединенный с выходом объекта управления, подключенного входом к выходу блока исполнительной аппаратуры, управляемую память с прямым доступом и задатчик, введены модуль управления последовательностью ввода элементарных команд и модуль управления выполнением элементарной команды, а центральная управляемая память с прямым доступом содержит блок хранения .элементарных команд и блок хранения структурных связей элементарных команд, при этом выход задатчика соединен с входом блока хранения структурных связей элементарных команд, выход которого соединен с входом модуля управления последовательностьк ввода элементарных команд, подключенного выходом к входу блока хранения элементарных команд, выход которого соединен с первым входом модуля управления выполнением элементарной команды, второй вход которого соединен с информационной шиной блока оценки состояния, первый выход - с адресной шиной блока оценки состояния, второй выход - с адресной шиной блока исполнительной аппаратуры, а третий и четвертый выходы соединены с информационными входами модуля управления последовательностью элементарных команд.Кроме того, модуль управления последовательностью ввода элементарных команд содержит блок промежуточной памяти с последовательным доступом и первый. блок логического управления этим блоком промежуточной памяти, содержащий первый дешифратор, первый элемент НЕ и первый элемент ИЛИ, блок промежуточной памяти с прямым доступом и второй блок логического управления этим блоком памяти, содержащий второй и третий дешифраторы, второй элемент НЕ и второй элемент ИЛИ, а блок хранения ,структурных связей элементарных команд центральной управляемой памяти содержит субблок хранения наборов последовательных цепочек элементарных команд и субблок хранения наборов структурных связей этих последо вательных цепочек, составляющих всевозможные программы функциониро84737 35 з 10вания объекта управления, при этомвход субблока хранения наборов струк 1турных связей последовательных. цепочек соединен с выходом задатчика,авыход этого субблока соединен с пер-.вым входом блока промежуточной памяти с прямым доступом, первый выходкоторого соединен с входом в субблокхранения набора. последовательных цепочек элементарных команд, выходиз которого соединен с первым входом блока промежуточной памяти споследовательным доступом, первыйвыход которого соединен с входомблока хранения элементарных команд,второй выход - с вторым входом первого дешифратора, а третий выход -с третьим входом этого дешифратора,четвертый вход которого соединен свыходом первого элемента НЕ, входкоторого соединен с четвертым выходом модуля управления выполнениемэлементарной команды, третий выходкоторого соединен с вторым входомпервого элемента ИЛИ, первый входкоторого соединен с входом первогоэлемента НЕ, а выход - с первымуправляющим входом первого дешифратора, первый выход которого соединен с вторым входом блока промежуточной памяти с последовательнымдоступом, второй выход - с третьимвходом этого блока, третий выходчерез второй элемент НЕ - с четвертым входом второго дешифратора, ачетвертый выход - с вторым входомэлемента ИЛИ, первый вход которогосоединен с входом второго элементаНЕ, а выход - с первым управляющимвходом второго дешифратора, второйвход которого соединен с вторым выходом блока промежуточной памяти спрямым доступом, третий вход соединен с третьим выходом, а первыйвыход - с вторым входом этого жеблока памяти управляющим входомтретьего дешифратора, второй входкоторого соединен с четвертым выходом блока, промежуточной памяти спрямым доступом, а выход - с третьимвходом этого же блока памяти,Модуль управления выполнением элементарной команды содержит блок проверки начального состояния, блок выдачи управляющего воздействия и блок проверки конечного состояния, Причем блок проверки начального состояния содержит первый фиксатор памя 5 10 15 20 25 30 40 45 50 55 ти адресов датчиковой аппаратуры, второй фиксатор памяти задания начального состояния этой аппаратуры и первый компаратор. Блок выдачи управляющего воздействия содержит третий фиксатор памяти задания адреса исполнительной аппаратуры, адресуемогофиксатора выдачи адреса исполнительной аппаратуры, элемента ИЛИ и таймера. Блок проверки конечного состояния содержит четвертый фиксаторпамяти адресов датчиковой аппаратуры,пятый фиксатор памяти задания конечного состояния этой аппаратуры и втд"рой компаратор; при этом информационные входы Ояти фиксаторов памяти по первому входу модуля управления выполнением элементарной команды имеют связь с выходом блока хранения элементарных команд центральнойуправляемой памяти с прямым доступом,с которым соединен также управляющий вход первого фиксатора памяти,выход которого через первий выходмодуля управления выполнением элементарной команды имеет связь с адресной шиной блока оценки состояния,выход второго фиксатора памяти соединен с первым информационным входом первого компаратора, второй.информационный вход которого такжекак и его управляющий вход через вто=рой вход модуля управления выполнением элементарной команды имеютсвязь с информационной шиной блокаоценки состояния, а первый выходкомпаратора имеет связь с управляющим входом таймера и первым управляющим входом адресуемого фиксатораблока выдачи управляющего воздейст"вия, второй управляющий вход которого имеет связь с вторым выходом второго компаратора блока проверки конечного состояния, информационныйвход соединен с выходом третьегофиксатора памяти блока выдачи управляющего воздействия, а выход имеет связь через второй выход модуляуправления выполнением элементарнойкоманды с адресной шиной блока, исполнительной аппаратуры и соединениес первым входом элемента ИЛИ, второй вход которого соединен с вторымвыходом первого компаратора блокапроверки начального состояния, авыход - с управляющим входом четвертого. фиксатора блока проверки конечного. состояния, выход которого черезпервый выход модуля управления выполнением элементарной команды имеет связь с адресной шиной блока оценки, состояния, информационная шина которого через второй вход мо дуля управления выполнением элементарной команды имеет связь с вторым информационным и управляющим входами второго компаратора, первый информационный вход которого соединен с10 выходом пятого фиксатора памяти, а первый и второй выходы через третий и четвертый выходы модуля управления выполнением элементарной команды имеет связь с информационными входами 5 модуля управления последовательностью элементарных команд.На фиг. 1 представлена структурная схема системы управления с переменной структурой; на фиг. 2 - функциональ ная схема модуля управления последовательностью ввода элементарных команд; на фиг. 3 - функциональная схема модуля управления выполнением элементарной команды; на фиг. 4 - 25 схема работы первого дешифратора блока логического управления промежуточной памяти с последовательным доступом; на фиг, 5 - схема работы второго дешифратора блока логическо- ЗО го управления промежуточной памятью с прямым доступом,Система управления спеременной структурой (фиг, 1) содержит блок 1 оценки состояния, соединенный с выходом объекта 2 управления, подключенного входом к выходу блока 3 исполнительной аппаратуры, центральную управляемую память 4 с прямым доступом, задатчик 5, модуль 6 уп О равления последовательностью ввода элементарных команд (фиг, 2) и модуль 7 управления выполнением элементарной команды (фиг, 3).Центральная управляемая память 4 с прямым доступом содержит блок 8 хранения элементарных команд и блок 9 хранения структурных связей элементарных команд. Блок 9 хранения структурных связей элементарных ко- . манд содержит субблок 10 хранения наборов последовательных цепочек элементарных команд и субблок 11 хранения наборов структурных связей этих последовательных цепочек. Модуль 6 управления последовательностью ввода элементарных команд содержит (фиг. 2) блок 12 промежуточной памяти с последовательным доступом, первый блок 13 логического управления этой памятью, содержащий первый дешифратор 14, первый элемент НЕ 15 и первый элемент ИЛИ 16, блок 17 промежуточной памяти с прямым доступом и второй блок 18 логического управления этой памятью, содержаший второй и третий дешифраторы 19 и 20, второй элемент НЕ 21 и второй элемент ИЛИ 22.Модуль 7 управления выполнением элементарной команды содержит (фиг.3) блок 23 проверки начального состояния, содержащий первый фиксатор 24 памяти адресов датчиковой аппаратуры, второй фиксатор 25 памяти задания начального состояния этой аппаратуры и первый компаратор 26, блок 27 выдачи управляющего воздействия, содержащий третий фиксатор 28 памяти задания адреса исполнительной аппаратуры, адресуемый фиксатор 29 выдачи адреса исполнительной аппаратуры, элемент ИЛИ 30 и таймер 31, блок 32 проверки конечного состояния, содержащий четвертый фиксатор 33 памяти адресов датчиковой аппаратуры, пятый фиксатор 34 памяти задания конечного состояния этой аппаратуры и второй компаратор 35. Вход субблока 11 хранения наборов структурных связей последовательных цепочек элементарных команд имеет (фиг. 1) связь 36 с задатчиком 5, выход этого субблока имеет связь 37 с первым входом блока 17 промежуточной памяти с прямым доступом (фиг.2) модуля 6 управления последовательностью ввода элементарных команд, а первый выход этого блока имеет связь 38 с входом субблока 10 хранения наборов последовательных цепочек элементарных команд, выход субблока 10 имеет связь 39 с первым входом блока 12 промежуточной памяти с последовательным доступом модуля 6 управления последовательностю ввода элементарных команд, а первый выход этого блока имеет связь 40 с блоком 8 хранения элементарных команд, выход которого имеет связь 41 (фиг.1) с первым входом модуля 7 управления выполнением элементарной команды, второй вход которого имеет связь 42 с информационной шиной блока 1 оценки состояния, первый выход имеет связь 43 с адресной шиной блока 1оценки состояния, второй выход имеет связь 44 с адресной шиной блока исполнительной аппаратуры, а третий и четвертый выходы - связь 45 и 46 и инФормационными входами модуля 6 5 управления последовательностью элементарных команд. Второй выход блока 12 промежуточной памяти с последовательным доступом имеет связь 47 (фиг. 2)с вторым. входом первого дешифратора 14, а третий выход блока 12 - связь .48 с третьим входом этого дешифратора, четвертый вход которого имеет связь 49 с выходом, первого элемента НЕ 15, вход которого 15 имеет связь 46 с-четвертым выходом. модуля 7 управления вйполнением элементарной .команды, третий выход .которого имеет связь 45 с вторьщ входом первого элемента ИЛИ 1 б, первый 2 О вход которого имеет связь 46 с входом первого элемента И 15, а выход имеет связь 50 с первым управляющим входом первого дешифратора 14, первыйвьжод которого имеет связь 51 с вторым входом блока 12 промежуточной памяти с последовательным доступом, второй выход - связь 52 с третьим входом этой памяти, третий выход- связь 53 через второй элемент НЕ .21 ЗО и связь 54 с четвертым входом второго дешифратора 19, а четвертый выход имеет связь 55 с вторым входом второго элемента ИЛИ 22, первый вход которого имеет связь 53 с вхо- . З 5 дом второго элемента НЕ 21, а выход имеет связь 56 с первым управляющимвходом второго дешифратора 19, второй вход которого имеет связь 57 с вторым выходом блока 17 промежуточной памяти и прямым доступом, третий вход имеет связь 58 с третьим вънсодом этого блока 17, первый выход - связь 59 с вторым входом этого же блока второй выход второго дешифраФ45 тора 19 имеет связь 60 с первым управляющим входом третьего дешифрато. ра 20, второй вход которого имеет связь 61 с четвертым выходом блока 17 промежуточной памяти с прямым доступом, а выход имеет связь 62 с третьим входом этого же блока памяти, Третий и четвертые выходы второго дешифратора имеют информационные связи 63 и 64 с отображающими элементами, содержащимися, например, 55 на задатчике 5.Выход блока хранения элементарных команд (фиг. 3) имеет. связь 41 с входами пяти фиксаторов 24, 25, 28, 33 и 34 памяти, модуля 7 управления выполнением элементарной команды и с входом таймера 31 и с управляющим входом первого фиксатора 24, выход которого имеет связь 43 с адресной шиной блока 1 оценки. состояния, причем информационная шина это" го блока 1 имеет связь 42 с первым входом компаратора 26 блока провер-. ки начального состояния и с управляющим входом этого же койпаратора, второй информационный вход которого имеет связь 65 с выходом второго фиксатора 25 памяти, а первый выход компаратора 26 имеет связь 66 с управляющим входом адресного фиксатора 29 и с управляющим входом таймера 31, выход которого имеет связь 67 с аварийным отключением всей системы управления, выход третьего фиксатора 28 памяти имеет связь 68 с информационным. входом адресного фиксатора 29, второй управляющий вход которого имеет связь 46 с вторым информационным выходом второго компаратора 35, а выход имеет связь 44 с адресной шиной блока 3 исполнительной аппаратуры и с вторым входом элемента ИЛИ 30, второй вход которого имеет связь 69 с вторым выходом первого компаратора 26., а выход этого элемей та ИЛИ имеет связь 70, с управляющим входом фиксатора 33 памяти, выход которого имеет связь 43 с адресной шиной блока 1 оценки состояния, информационный выход которого имеет связь 42 с первым информационным и управляющим входами компаратора 35, второй информационный вход которого имеет связь 71 с пятым фиксатором 34 памяти, а первый и второй выходы имеют связь 45 и 46 с информационными выходами модуля 7 управления выполнением элементарной команды.Устройство работает следующим образом. От задатчика 5, например буферного регистра пульта управления, сигнал вызова заданной программы по связи 36 поступает в центральную упуправляемую память 4 в субблок 11 хранения наборов структурных связей последовательных цепочек элементарных команд. Каждый из таких наборов представляет собой одну из автономных, не связанных с другими наборами,программ функционирования объектауправления. Каждая программа представляет собой запись в группе ячеек памяти последовательности идентификаторов последовательных цепочек 5элементарных команд, например, ихадресов в субблоке 10 хранения наборов этих цепочек, связанных друг сдругом операторами условного перехода, позволяющими осуществить эффективно прямой доступ к элементамзаписи например, если выполнилицепочку элементарных команд, то перейти к цепочке Р , иначе к следующей цепочке или если вынолнилцепочку элементарных команд, перейти в следующей цепочке, иначе сбой(авария). Длина и состав последовательности цепочек в программе зависит от объекта управления и технического задания на его функционирование. В результате вызов задатчиком 5 требуемой программы, из описанного д 5 субблока 11 из множества записанных в этом субблоке программ вызывается требуемая, которая поступает по связи 37 в блок 17 промежуточной памяти с прямым доступом модуля 6управления последовательностью вво да элементарных команд. В блоке 17 читается первая запись - идентификатор первой цепочки элементарных команд, например, ее адрес в субблоке35 1 О, и эта запись по связи 38 передает- ся в этот субблок.В субблоке 10 постоянно хранится набор автономных, не связанных в этом субблоке друг с другом, цепо 40 чек элементарных команд, каждая из которых представляет собой запись в группе ячеек памяти последователь-. ности идентификаторов элементарных команд например, их адресов в блоЭ45 ке 8 хранения элементарных команд центральной управляемой памяти 4, связанных друг с другом операторами условного перехода, позволяющими осуществить эффективный последоаа 50 тельный доступ к элементам записи, например, если выполнил предыдущую элементарную команду, то перейти к последующей, иначе сбой или если не выполнил предыдущую элементарную команду, то перейти к следующей, иначе пропуск следующей элементарной команды. Длина и состав последовательности элементарных команд в цепочке определяется эффективностью последовательности доступа при выполнении цепочки элементарных команд, когда при выполнении или невыполнении одной из них, следует в любом случаеили переход к следующей или к еепропуску и чтению следующего оператора. Первая цепочка, состоящая из последовательности идентификаторов элементарных команд и операторов условного перехода, из субблока 10 по связи 39 пересылается в блок 12 промежуточной памяти с последовательным доступом. В блоке 12 читается первая запись - идентификатор ) элементарной команды, например, ее адрес в блоке 8 хранения элементарных команд центральной управляемой памяти 4. Эта запись по связи 40 пересылается в блок 8.В блоке 8 постоянно хранится набор всевозможных автономных, не связаннь 1 х в этом блоке друг с другом, элементарных команд, каждая из которых представляет собой запись в группе ячеек памяти адресов аппаратуры, например датчиков, в блоке 1оценки состояния объекта управления, содержащей существенное для выполнения элементарной команды одно и только одно начальное состояниеобъекта управления; запись одногои только одного из этих состояний этой аппаратуры; запись адресов аппаратуры, например датчиков, отображающей состояние объекта управления,существенное для принятия решения озавершении перехода этого объектаиз заданного в элементарной команденачального состояния в заданное конечное; запись конечного состоянияэтой аппаратуры, отображающего фактвыполнения объектом управленияэлементарной команды; запись адресаодного из элементов исполнительнойаппаратуры, например исполнительного реле, переводящего объект из начального состояния в конечное, изапись максимально допустимого времени работы этой исполнительной аппаратуры, после которого следуетсчитать, что в системе управленияпроизошел сбой (авария),Расположенная в блоке 8 по указанному в пересланном по связи 40 адресу элементарная команда по связи 41 пересылается в модуль 7 управ12 1084737 ления выделением элементарной команды, где ее содержание записывается в первом и втором фиксаторах 24 и 25 памяти блока 23 проверки начального состояния, третьем фиксато ре 28 памяти блока 27 выдачи управляющего воздействия и четвертом и пятом фиксаторах 33 и 34 памяти блока, проверки конечного состояния, записанные в первом фиксаторе 24 адре 10 са датчиков из этого фиксатора по сигналу переданному по связи 41 на управляющий. вход этого фиксатора, по связи 43 передаются на вход блока 1 оценки состояния, и существенные для выполнения данной элементарной, команды состояния датчиков по связи 42 передаются на вход первого компаратора 26, предварительно запуская его по управляемому входу, причем на другой вход этого компаратора по связи 65 передается записанное во втором фиксаторе 25 заданное начальное состояние датчиков, разрешающее выполнить элементарную команду, При наличии совпадения сигнал совпадения с выхода компаратора 26 по связи бб запускает таймер 31 и открывает адресный фиксатор 29, который получен по связи 68 с выхода третье- ЗО го фиксатора 28, адрес исполнительной аппаратуры по связи 44 передает на вход блока 3 исполнительной аппаратуры, которая приводит в действие объект 2 управления. 35 Одновременно с этим по связи 44 через элемент ИЛИ включается четвертый фиксатор 33 памяти, который по связи 43 передает на вход блока 140 оценки состояния адреса датчиков, существенных для оценки факта выполнения элементарной команды. При изменении состояния датчиков, адреса которых переданы в блок оценки состояния, сигнал этого изменения по45 связи 42 запускает компаратор 35, на входы которого па связи 42 от блока 1 оценки состояния передается информация о состоянии существен ных для оценки факта выполнения элементарной команды датчиков, а по связи 71 - заданное в элементарной команде конечное состояние связи 71. Если состояния датчиков, переданное по связи 42 и по связи 71, 55 совпадают, то на первом выходе компаратора 35 появляется сигнал выполнения элементарной команды, ковторый по связи 46 передается на входадресного фиксатора 29 на его отключение и снятие возбуждения с блокаисполнительной аппаратуры 3, одновременно этот сигнал по связи 46поступает и на вход модуля 6 управления последовательностью вводаэлементарных команд для начала пе"ресылки в модуль 7 управления выполнением элементарной команды следующей элементарной команды.Если заданное начальное и фактическое состояние не совпали, то навтором выходе компаратора 26 появится сигнал, который по связи 69проходит элемент ИЛИ 30 и по связи70 запускает блок 32 проверки конечного состояния аналогично предыдущему, но адресный фиксатор 29 приэтом не запускается. Блок 32 аналогично предыдущему случаю начинаетпроцесс проверки совпадения заданного конечного и фактического состоя-,ния. При их совпадении аналогичнопредыдущему на первом выходе компа-ратора 35 появится сигнал выполненияэлементарной команды, в противномслучае сигнал несовпадения появитсяна втором выходе компаратора на линии 45. Если блок 32 был запущен,но за максимально длительное время,заданное в записи исполняемой элементарной команды и записанное на время ее исполнения в таймере 31,конечное состояние не было достигнуто,на выходе таймера 31 на связи 67 по"явится сигнал аварии, по которомувыполнение программы может бытьпрервано,Сигнал окончания выполнения коман" ды по связи 46 поступает в блок 13 управления промежуточной памяти с последовательным доступом на входе элементов 15 (элемент И) и 16 (элемент ИЛИ). Через элемент И этот сигнал по связи 49 передается на информационный вход дешифратора 14, на два других информационных входа которого по связям 47 и 48 пересылается код оператора, следующий за выполненной элементарной командой. Запуск дешифратора 14 производится по сигналу, передаваемому по связи 50 с выхода элемента 16 ИЛИ. Если элементарная команда не была выполнена, то сигнал об этом пересыпается по связи 45 и через элемент ИЛИ 16 также запускает дешиФратор14, но при этом по связи 49 сигнал отсутствует. В зависимости от кода, определяющего оператор условного перехода, переданного из промежуточной памяти 12 по связям 47 и 48, и от выполнения или не выполнения элементарной команды, определяемого входом 49 дешифратора 14, на одной из связей 51-53 и 55 появится сигнал. Схема работы дешифратора 14 приведена на фиг. 4, Если сигнал появится на линии 51, то из промежуточной памяти 12 происходит чтение и переда. ча в блок 8 идентификатора элементарной команды, следующей в записанной в промежуточной памяти 12 последовательности идентификаторов, Если сигнал появится на линии 52, то про" исходит пропуск. одного следующего в этой последовательности идентифика- Ю тора. Затем цикл выполнения вновь пересланной элементарной команды повторяется до тех пор, пока на входе в дешифратор 14 не появится код оператора окончания записанной в блоке 12 последовательности или в случае, когда код оператора означает "если элементарная команда выполнена, то перейти к следующей, иначе невыполнение", а сигнал на линии 49 отсутствует т.е. элементарная команда выполнена быть не может.В первом случае на вход элемента , И 21 и элемента ИЛИ 22 подается сигнал окончания выполнения цепочкиэлементарных команд, во втором - сигнал невыполнения этой цепочки. Дешифратор 19 в обоих этих случаях работает аналогично описанному вьппе, причем в зависимости от кода, считывае 40 мого по связям 57 и 58 из промежуточной памяти 17 прямого доступа, наличия сигналов выполнения или невыполнения предыдущей команды на связи 54 и сигнала запуска дешифра 45 тора, передаваемого по связи 56, на одной из связей 59, 60, 63, 64 появится сигнал. Схема работы дешифратора приведена на фиг. 5. Если сигнал появится на связи 59, то это означает чтение и пересылку н блок 8 идентификатора следующей команды, если сигнал появится на связи 60, то это означает чтение и пересылку из блока 17 в дешифратор 20 по свя зи 61 значения адреса следующего идентификатора команды, который хранится по этому адресу н блоке 17 При этом запуск дешифратора 12 осуществляется по связи 60, а выход сигнала - по связи 62, По считанному с выхода дешифратора 20 адресу в промежуточной памяти 17 с прямым доступом происходит чтение и пересылка по связи 38 идентификатора следующей команды.Если программа выполнена полностью, то на выходе дешифратора 19 появляется сигнал на связи 63, сигнализирующий об этом инициатору программы, При невозможности выполнения программы соотнетствующий сигнал появится на связи 64.Предлагаемая система управления позволяет в случае управления сложными объектами многократно использовать в совершенно различных программах одни и те же, единожды записанные команды, а в различных командах - одни и те же, единожды записанные элементарные командьц изменить программы функционирования объекта управления, не создавая и даже не видоизменяя систему управ" ленин этим объектом, простой пЕрезаписью цепочки последовательности идентификаторов элементарных команд . и команд. Кроме того, используя одну и ту же систему управления с одним и тем же алгоритмом функцио-. нирования для управления различными объектами путем ввода в центральную управляемую память различных наборов элементарных команд и программ, унифицируют систему управления.При проектировании алгоритмов функционирования сложных объектов управления разработку элементарных команд можно отделить от разработки команд и программ, тем самым освободить разработку алгоритмов функционирования объекта управления от учета различных условий блокировки, наличия запрещенных и разрешенных состояний и т.п. При проектировании алгоритмов функционирования сложных объектов управления разработку команд можно отделить от разработки программ, тем самым превратить разработку программ в простое описание последовательности действия объекта управления без учета его фактического состояния в каждый момент времени.Предлагаемая система позволяет перейти к автоматизированному проектированию систем управления сложны16 15 1084737 ми объектами; ввести в систему управ- б ,ления элементы адаптации к условиям Ц внешней среды. В случае использования предлагаемой системы управления для управления достаточно простыми объектами модуль 6 управления системы можно упростить, сделав его одноуровневым,ез блоков 12 и 13 и без деленияентральной управляемой памяти надва субблока 10 и 11, т.е. разделитьпамять только на два блока 8 и 9 безЬ дальнейшего их деления на подобласти.Практически реализация системы,управления может быть осуществленакак аппаратным, так и программнымпутем.