Вычислительный узел цифровой сеточноймодели для решения дифференциальныхуравнений b частных производных

бо. тоте.а М Ь А Союз Сфветскик Социалистическик РеспубликОПИСАНИЕ ИЗОБРЕТЕНИЯ оц 798859(22) Заявлено 230279 (21) 2745093/18-24с присоединением заявки Нов(51)М. Кл.з 6 06 Г 15/32 ГосукарственпыА комитет СССР по дман пзобретепиА и открмтпАДата опубликования описания 23,0181(72) Авторы изобретения Е.А.Башков, В,П.Боюн, Л.Г.Козлов,Ю.В.Ладыженскийи Г.А.Серга Донецкий ордена Трудового Красного Знамениполитехнический институт и Ордена Ленинаинститут кибернетики АН Украинской ССР(54) ВЫЧИСЛИТЕЛЬНЙИ УЗЕЛ ЦИФРОВОЙ СЕТОЧНО 1 МОДЕЛИ ДЛЯ РЕШЕНИЯ ДИФФЕРЕНЦИАЛЬНЫХ УРАВНЕНИИ В ЧАСТНЫХ ПРОИЗВОДНЫХ Изобретение относится к вычислительной технике и может быть использовано при построении устройств для решения задач математической физики, описываемых уравнениями в частных производных.Иэнестен вычислительный узел цифровой сетки, содержащий процессор, выполняющий последовательно разряд эа разрядом, арифметические и логи ческие операции, и дна блока памяти емкостью по 2048 единиц каждыйНедостаток узла - большое количество оборудования, поскольку каждый вычислительный узел представля ет собой универсальную вычислительную машину, программно настраиваемую на выполнение требуемой последовательности действий, и низкое быстродействие, ввиду последовательно го способа обработки информации.Наиболее близким к предлагаеМому по технической сущности является вычислительный узел цифровой сеточной модели для решения дифференциаль ных уравнений в частных производных, содержащий многовходовый сумматор, регистр сдвига, элемент И, группу элементов И и блок умножения. Входы сумматора соечинены со входами узла выход сумматора соединен с последовательным входом блока умножения. Параллельные входы блока умножения соединены с группой кодовых входов узла, выход блока умножения соединен с последовательным входом регистра сдвига. Последовательный выход регистра соединен с перным входом элемента И, параллельные выходы регистра сдвига соединены с первыми входами элементов И группы элементов И. Выход элемента И соединен с выходом узла, Выходы элементов И группы элементов И соединены с параллельными выходами узла. управляющие входы регистра и элементов И соединены с управляющими нходами узла 2).Недостаток узла - низкая скорость решения задач, так как узел реализует метод простой итерации решения конечно-разностных уравнений с медленной сходимостью. Поэтому решение уравнений в частных производных с применением узла требует большого количества итераций и больших эарат времени.Цель изобретения - повышение быстродействия.Укаэанная цель достигается тем, что н вычислительный узел цифровойсеточной модели для решения дифференциальных уравнений в частных производных, содержащий многовходовой сумматор, первая группа входов которого является первой группой информационных входов вычислительного5 узла, блок умножения, группа входов. которого является входами вычислительного узла, первый регистр и элемент И, управляющий вход которого является первым управляющим входомвычислительного узла, введены триггер, преобразователь прямого кода в дополнительный, сумматор, второй, третий и четвертый регистры сдвига и коммутаторы, выходы первого из которых подключены ко входам старших раз рядов регистров сдвига, выходы младших разрядов регистров сдвига соединены со входами первого, нторого и третьего коммутаторов, входы четвертого коммутатора соединены с разряд- Щ ными выходами регистров сдвига, нходы котоых являются первой группой управляющих входов вычислительного узла, выходы четвертого коммутатора являются информационными выходами вычислительного узла, выходы второго коммутатора подключены ко входу триггера, к первому нходу сумматора и ко второй группе входов многовходового сумматора, соответственно, второй вход триггера является вторым управляющим входом вычислительного узла, выход триггера соединен со вторым входом сумматора, выход которого через преобразователь прямого кода в дополнительный подключен ко входу многонходового сумматора, выход которого соединен с информационными входами элемента И и первого кбммутатора, управляющие входы которого янляются второй группой управляющих 4 О входов вычислительного узла, группа входов пятого коммутатора янляется второй информационной группой входов вычислительного узла, управляющие входы пятого коммутатора являются 4 третьей группой управляющих входов вычислительного узла, выход элемента И подключен ко входу блока умножения, выход которого соединен со входом пятого коммутатора, управляющие входы второго, третьего и четвертого комутаторов являются, соответственно, четвертой, пятой и шестой группой управляющих входов вычислительного узла, выход третьего коммутатора является информационным выходом вычис лительного узла.На Лиг.1 показана блок-схема устройства; на Фиг,2 - блок-схема умножения; на фиг. 3-6 - блок-схемы коммутаторов; на фиг. 7 - взаимодействие узловых процессоров (УП) цифровой сетки УП 1-УПУ 11.Устройство содержит многовходовой сумматор 1, сумматор 2, блок 3 умножения, регистры 4-7 сдвига, преобразователь 8 пряМого кода в дополнительный,триггер 9,элемент И 10,коммутаторы 11-15, информационныевходы 16-23 узла, информационный выход 24 узла, информационные выходы25 узла, управляющие входы 26-61узла,Входы сумматора 1 соединены совходами 16 и 17, выходами коммутаторов 12 и 13 преобразователя 8кода, выход сумматора 1 соединенсо входом коммутатора 11 и первымвходом элемента И 10, выход которого соединен с входом блока 3 умножения, входы которого соединены синформационными входами 23 узла.Выход блока 3 умножения соединен свходом коммутатора 13, остальныепять входов которого соединены с информационными входами 18-22 узла,соответственно, Вход преобразователя 8 кода В дополнительный соединенс выходом сумматора 2, входы которого соединены с выходами триггера9 и коммутатора 12, первый выходкоторого соединен со входом триггера 9. Входы коммутатора 12 соединены со входами коммутаторов 11 и 14и выходами младших разрядов регистров 4-7, входы старших разрядовкоторых соединены с выходами коммутатора 11. Выход коммутатора 14 соединен с последовательным информационным выходом 24 узла. Выходы регистров 4-7 соединены со входами коммутатора 15, выходы которого соединеныс выходами 25 узла. Управляющие входы регистров, коммутаторов, триггераи элемента И соединены с соответствующими управляющими входами узла.Блок 3 умножения содержит триггер62, Формирователь 63 кода, и-разрядный сумматор 64 с запоминанием переносов, в котором выход суммы каждогоразряда соединен со входом соседнегомладшего разряда, а выход переносаразряда - со входом разряда. Выходмладшего разряда сумматора соединенс выходом 65 блока умножения, Информационные входы 23 блока умножениясоединены со входами формирователя63 кода, управляющие входы которогосоединень 1 с выходом триггера 62 ипоследовательным входом 66 блокаумножения, который соединен такжесо входом триггера 62. Коммутатор 11 состоит из восьми элементов И 67-74 и четырех двухвходовых элементов ИЛИ 75-78..Входы элементов ИЛИ 75-78 соединены с выходами элементов И 67 и 68, 69 и 70, 71 и 72, 73 и 74, соответственно. Первые входы элементов И 67 и 69, 71 и 73 соединены с информационными входами 79-82 коммутатора, соответственно, а первые в:.оды элементов И 68, 70,72 и 74 с информационным входом 83 коммутатора 11,Вторые входы элементов И 67-74 соединены с управляющими входами 26-33 коммутатора 11, Выходы элементов ИЛИ 75-78 соединены с выходами 84-87 коммутатора, соответственно.Коммутатор 12 содержит восемь элементов И 88-95, два днухвходовых элемента ИЛИ 96 и 97 и один четырехвходовый элемент ИЛИ 98. Выходы элементов ИЛИ 96-98 соединены с выходами 99-101 коммутатора,соответственно, Входы элементов ИЛИ 96-98 соединены с выходами элементов И 88-91, 92 и 93, 94 и 95, соответственно, Первые входы элементов И 88 и 94, 91 и 95, 89 и 92, 90 и 93 соединены, соответственно, с входами 79-8 коммутатора. Вторые входы элементов И 88-95 соединены с управляющими входами 34-41 коммутатора.Коммутатор 13 состоит из шести элементов И 102-107 и трех двухвходовых элементов ИЛИ 108-110. Выходы элементов ИЛИ 108-110 соединены с ныходами 111-113 коммутатора, соответственно. Входы элементов ИЛИ 108-110 соединены с выходами элементов И 102 и 103, 104 и 105, 106 и 107, соотнетстненно, Перные входы элементов И 102-107 соединены с информационными входами 18-22 коммутатора 13 и выходом 65 блока 3 умножения, соответственно. Вторые входы элементов И 102- 107 соединены с управляющими входами 42-47 коммутатора.Коммутатор 14 содержит четыре элемента И 114-117 и четырехвходовой элемент ИЛИ 118, выход которого соединен с выходом 24 коммутатора 14, а входы элемента ИЛИ 118 - с выходами элементов И 114-117, соответственно, Первые входы элементов И 114-117 соединены с информационными входами 79-82 коммутатора, а вторые входы с управляя)шими входами 57-60.Вычислительный узел цифровой сетки позволяет вычислять приближения к решению в четырех соседних узлах сеточной области по алгоритму1,Д,К 11,К 6 "1+1К+ 1-(К "1,+1,Кномер итерации;искомое решение задачив узлах сетки;Ц,к - координаты узловой точкипространственной сетки;5 Г - известные величины;(6 - итерационный параметр.Устройство работает следующимобразомВ исходном состоянии в регистре4 находится 0;, в регистре 55)чины представлей и-разрядным дополнительным кодом Триггер 9 и триггер62 блока 3 умножения " н нулевом со стоянии. далее реализуется формула(1).В течение (и+2)-тактов работы устройства подаются единичные управляющиесигналы на управляющие входы 26,42,44,46,56,27,41,29,38 и 6020 Это обеспечивает прием О 1 К и(5)О 1 из соседних узловых йроцессоров УП(ч и ЧПч , соответственно, по входам 16 и 17, приемО)( ) из соседнего узлового про цессора ЧП пп по входу 18, приемО 1(5 из соседнего узлового процессора ЧПЧП по входу 20, прием Х 1 кпо входу 22 из блока правых частейсеточной модели, прием информациис выхода сумматора 1 на последовательный вход бб блока 3 умножениячерез элемент И 10, выдачу О 1)ки(5)Ю3О;,11 к из регистров 5 и 7 через коммутатор 12 на входы сумматора 1.Кроме того, обеспечивается выдачаО+,) к из регистра 7 в соседние узловые процессоры УПп , Чп)ч, Чпч иЧПЧП через коммутатор 14 по выходу24,.а также возможность циклического сдвига регистров 4,5 и 7 через 40 коммутатор 11. Преобразователь 8кода предназначен для получениядополнительного кода от величины,поступающей на его вход. Это необходимо для выполнения операции вычитания в формулах (1)- (4). В течениепервого такта регистр 4 не сдвигается, а так как первый вход коммута"тора 12 закрыт, то в результате та"кой задержки 01 к умножается на15)0 коэффициент "два". Регистры 5 и 7в течение этого такта сдвигаютсясигналами по входам 49 и 51, соответственно, при этом последовательный.код с выходов регистров через коммутатор 12 поступает на входы сумматора 1, где суммируется с остальнымислагаемыми, поступающими .с выходапреобразователя 8 кода, соседнихузловых процессоров УПП , ЧЧП и блока правых частей сетки через коммутатор 13. Через коммутатор 11 младшие разряды регистров 5 и 7 присдвиге переписываются на место старших разрядов, т.е, содержимое регистров 5 и 7 сохраняется путем циклид ческого сдвига. Начиная со второготакта работы устройства, подается единичный сигнал на управляющий вход 34, чем обеспечивается передача кода с выхода младшего разряда регистра 4 на вход триггера 9 и сумматора 2 через коммутатор 12. Триггер 9 двухтактный так как необходимо одновременно осуществлять прием информации с выхода коммутатора 12 и выдачу информации на вход сумматора 2, На триггере 9 запоминается значе ние младшего разряда регистра 4 и этот разряд суммируется на сумматоре 2 с .предыдущим разрядом, запомненным на триггере 9 в предыдущем такте. Таким образом, вследствие задержки в пердоь) такте на коммутаторе 12 значение Оумножается на коэффициент "два", а вследствие задержки на двухтактном триггере 9 получается Фактически значение О к , умножен(6 Ъ.ное на коэффициент "четыре". Склады вая эти два значения на сумматоре 2, получаегся умножение величины, поступающей на вход триггера 9, на коэФФициент "шесть".Результат суммирования с выхода 2 сумматора 3 поступает на вход преобразователя 8 кода, а с выхода преобразователя 8 кода - на вход сумматора 1, где суммируется с остальными слагаемыми. Начиная со второго такта, подаются сигналы сдвига на управляющий вход 48. В результате, через коммутатор 11 выполняется циклический сдвиг регистра 4.Очередной Разряд суммы с выхода сумматора 1 через элемент И 10 поступает на вход бб блока 3 умножения. На входы 23 блока 3 умножения параллельным кодом подается величина О/б и с входов 23 Ж/б поступает на входы формирователя 63 кода. На управ.40 ляющие входы Формирователя 63 кода поступает очередной разряд суммы со входа бб и предыдущий разряд суммы с выхода триггера 62. В зависимости от значЕний этой парЫ разрядов формиро ватель 63 кода выдает на входы сумматора 64 значение ю/б, дополнительный код от е/б или нулевой код. Код с выхода формирователя 63 суммируется с содержимым сумматора 64.На сумматоре 64 образуется очередное частичное произведение, младший разряд которого поступает на вход 66 блока 3 умножения.На и-ом и (и+1)-м тактах работы устройства сигналы сдвига со входов 49 и 51 на регистры 5 и 7, соответственно, не подаются. Этим обеспечивается на (и+1) и (и+2)-ом тактах необходимое в дополнительном коде сложение знаковых разрядов О,и1)60 О+ к со старшими разрядами 04 и других соответствующих неизвестных в соседних узловых процессорах. На (и+2)-ом такте работы устройства сигналы сдвига со входов 49 и 51 пода" д ются на регистры 5 и 7, соответственно.В результате такой органиэации работы устройства, через (и+2)-тактов содержимое регистров 5 и 7 восстанавливается. Далее триггер 9 управляющим сигналом со входа 61 и триггер 62 блока умножения сбрасываются в нуль и в течение и-тактов работы устройства осуществляется суммирование ОДк с величиной Для этого подаются единичные управляющие сигналы на входы 40,30 и 47. Остальные управляющие сигналы .нулевые. На регистр 4 подаются сигналы сдвига со входа 48. В результате последовательный код с выхода регистра 4 через коммутатор 12 суммируется со старшими разрядами произведения, поступающими с выхода 65 блока 3 умножения через коммутатор 13 на вход сумматора 1. Результат с выхода сумматора через коммутатор 11 записывается в регистр 4. Таким образом, через (2 и+2)-тактов работы устройства в регистре 4 хранится вычисленное новое приближение( +1)О;,О+1Дальнейшие вычисления .ц+1к+ аналогично вычислению О,к". В течение (и 2)-тактов работы устройства подаются единичные сигналы на управляющие входы 27-29, 43,45,46,41,39, 56 и 58. Это обеспечивает прием О 2из соседнего узлового процесЯ 1н 2 Л,к+(м сора пи по входу 19 О 1+,7 к,из узлового процессора )ПЧ 1 по входу 21,по входу 22 из блока правых час- +Ц,Кч И 1 теи сеточной модели, прием О ,И О из соседних узловых процес 1 м Ик 1сорбв зпй и уПУ , соответственно,Я) по входам 16 и 17, выдачу О;,и О+к из регистров 5 и 7 через коммутатор 12 на входы сумматора 1 и прием информации с выхода сумматора 1 на последовательный вход блока 3 умножения через элемент И 10.Кроме того, обеспечивается выдача О;кизЯ регистра 5 в соседние узловыепроцессоры чдщ, чп 1 ч, Зпч и чич 1 через коммутатор 14 по выходу 24, а также возможность циклического сдвига регистров 5,6 и 7. В течение первого такта не сдвигается регистр б, а регистры 5 и 7 сдвигаются. Со второго такта работы подается единичный сигнал на управляющий вход 35 коммутатора 12, в результате чего, код с выхода младшего разряда регистра б поступает на вход схемы умножения на коэффициент "шесть". Работа этой схемы, состоящей из триггера 9 и сумматора 2, аналогична описанному. Одновременно циклически сдвигается регистр б. Работа блока умножения аналогична описанному. На и-ок и (и+1)-ом тактах работы устройства. сигнал сдвига на регистры 5 и 7 не798859 10 ляетсячиной подается и этим обеспечивается сложение знаковых разрядов, необходимоепри сложении величин в дополнительном коде, За (и+2)-тактов содержимоерегистров 5,6 и 7 восстанавливается.Далее после сброса триггеров 9 и 62в течение п-тактов работь) устройства осуществляется суммирование 0(11с величиной 61+Ч,К 1-1,1,К 1,1+1,К 1,1-1 К+ 1.1 К 1+ Для этого подаются единичные управ" ляющие сигналы на входы 38,28 и 47. На регистр б подаются сдвигающие импульсы оо входа 50. Через и-тактов работы в регисте б получается новое приближение О+1,),к 115)Вычисление 1 Р"+ по формуле (3)1 Л кф 115+ 1) аналогично вычислению О 1 . В течение (и+2)-тактов работы устройства подаются единичные сигналы на управляющие входы 26,28,27,42,45,46,4.0, 38, 56 и 59. Это обеспечивает прием О .)из соседнего узлового процес 14), (5+1)сорачп 11 по входу 18 О;, из узлового)3процессора УПч 1 по входу 21,1; , по входу 22 из блока правых частей сеточной модели, прием О.(1 О).1 к 11 из соседних узловых процессоров ЧПЧ и УПЧ , соответственно, по входам 16 и 17, выдачу О;,1"и О 1) к из регисф 15+1) тров 4 и 6 через коммутатор 12 на входы сумматора 1 и прием информации с выхода сумматора 1 на последовательный вход блока 3 умножения через элемент И 10. Кроме того, обес. печивается выдача О, ,из регистра15+1)6 в соседние узловые роцессоры УП 11, УПЧ 1, УП 1 Ч и УПЧ через коммутаторы 14 по выходу 24,а также возможность циклического сдвига регистров 4,5 и б. В течение первого такта не сдвигается регистр 5, а регистры 4 и б сдвигаются. Со второго такта работы устройства подается единичный сигнал на управляющий вход 37 коммутатора 12, в результате чего, код с выходов младших разрядов регистра 5 поступает на вход схемы умножения на коэффициент "шесть, (Рабата этой схемы аналогична описанному),Одновременно циклически сдвигается регистр 5. ( Работа блока умножения аналогична описанному ) . На и-ом и (п+1)-ом тактах работы устройства сигнал сдвига на регистры 4 и 6 не подается и этим обеспечивается сложение знаковых разрядов, необходимое при сложении ;в дополнительном коде, За (и+2)-тактов содержимое регистров 4,5 и б восстанавливается. Далее после сбросов триггеров 9 и 62, в течение и-тактов работы устройства осуществ" 40 15 20 25 30 35 40 45 50 55 ЬО б 5 суммирование О 18) с вейй 1,3,МФ 1(Я (5)112К+1 1 Д,К+1 1+1,) ф 1,К+1 ,м 1,к++, к,. + к +1и 1 1 М,),к 1). Для этого подаются единичные управляющие сигналы на входы 41,31 и 47. На регистр 5 подаются сдвигающие импульсысо входа 49. Через и-тактов работы в регистре 5 получается новое приближение О + .Вычисление О аналогично вычислению О15+1) Ч,К+1 .15+1)В течение (и+2)-тактов работы устройства подаются единичные сигналы на управляющие входы 26,28,29, 43,45,46,40,38,56 и 57. Это обеспечивает прием О(5+1)из соседнего узла"1+2 Д,КЪого процессораУПП по входу 19, О,.,из соседнего узлового процессоЯ 11)рачпч 11 по ахадУ 20111,1,к ПО ВХОДУ 22 из блока правых частей сеточной моделовых процессоров Я)ч и упЧ , соответственно, по входам 16 и 17, выдачу ОД" и Офкиз регистров 4 и б черезкоммутатор 12 на входы сумматора 1 и прием информации с выхода сумматора 1 на последовательный вход блока 3 умножения через элемент И 10. Кроме того, обеспечивается выдача ОЧ 1),к" из регистра 4 в соседние узловые процессоры УП 111,ЧП 1 Ч, ЧПЧ и УПЧ 11 Через коммутатор 14 по выходу 24, а также возможность циклического сдвига регистров 4,6 и 7. В течение первого такта регистр 7 не сдвигается, а регистры 4 и б сдвигаются. Начиная со второго такта, подаются единичные сигналы на управляющий вход 36 коммутатора 12, в результате чего, код с выхода младших разрядов регистра 7 поступает на вход схемы умножения на коэффициент "шесть" . (Работа этой схемы и работа блока,умнокения аналогична описанному). Начиная са второго такта, циклически сдвигается регистр 7. На и-оми (и+1) -ом тактах работы устройства сигнал сдвига на регистры 4 и б не подается. Этим осуществляется сложение знаковых разрядов, неОбходимое при сложении в дополнительном коде. За (и+2)-тактов содержимое регистров 4,6 и 7 восстанавливается. Далее после сбросов 2 триггеров 9 и 62, в течение и-тактов работы устройства осуществляется сумЯ)мирование 01.к"с величинойО (11511)1511) 15+1)Ь111к+1 1-1,1,км 1,1,к+1 1,-1,к 11 Для этого подаются единичные управляющие сигналы на входы 39,33 и 47. Нарегистр 7 подаются сдвигающие импульсы со входа 51. Через и-тактов работы в регистре 7 получается новое5 +1)приближение .О+к .Подавая управляющие сигналы со входов 52-55 на входы коммутатора 15, можно осуществить считывание содержимого регистров 4 и 5, б и 7, соответственно, по выходам 25. Блоксхема одного разряда коммутатора 15 аналогична структуре коммутатора 14.На фиг,7 иллюстрируется взаимодействие узловых процессоров сеточной модели и показан порядок вычисления приближений в узловых точках цифровой сетки, Квадратами показаны соседние узловые процессорыМ 1-МПМН, причемЗП 1- "центральный" процессор, являющийся соседним для всех остальных шести процессоров .одновременно. Кружочками показаны узловые точки пространственной сетки." Номер внутри указывает на порядок вычисления приближения в данной узловой точке, т.е. ву 11 Н - уПчнодновременно вычисляются приближения в точках с номером 1, затем - в точках с номером 2 и т.д, В верхнем левом углу (фиг.7) показаны координатные оси данной сеточной области.Предлагаемый вычислительный узел позволяет вычислять и хранить приближения в четырех узловых точках пространственной сетки. По сравнению с четырьмя известными узлами он содержит одинаковое число регистров (четыре), один многовходовой сумматор и один блок умножения, против четырех сумматоров и блоков умножения в известном. В предлагаемом узле введено дополинтельно в состав коммутаторов 11-14 тридцать семь элементов И и ИЛИ, двухтактный триггер 9, одноразрядный сумматор 2. Этот объем оборудования эквивалентен примерно восьми тактируемым триггерам типа 3-К.Преобразователь 8 кода по сложчости равен примерно трем триггерам. Коммутатор 15 содержит ф 5 и элементов ИЛИ, что при наиболее широко применяемой разрядностии = 32 соответствует двадцати триггерам. Следовательно, введенное в вычислительный узел перечисленное оборудование, эквивалентно тридцати одному триггеру. Блок 3 ,множения по разрядности 32 содержит 64 триггера для хранения суммы и переносов. Многовходовой сумматор 1 для хранения переносов должен содержать семь триггеров. В целом объем оборудования в четырех известных узлах составляет при разрядности 32 412 триггеров, Объем оборудования в предлагаемом узле составляет около 230 триггеров (128 триггеров в регистрах, б 5 триггеров в блоке умно жения, 7 триггеров в многовходовом сумматоре, 31 условный триггер в коммутаторах, преобразователе кода, триггере и двухвходовом сумматоре). Следовательно объем оборудования впредлагаемом узле на 45 меньше,чем в известном.Полное время решения задачи наизвестном и предлагаемом узле равно5 = г,где 4 - число итераций на извест 0 ном;М - число итераций на предлагаемом узле.Вычислительный известный узел реализует метод простой итерации. Для 352 М 1 М: , ЕиПредлагаемый вычислительный узелориентирован на метод релаксации,Щ для которого- и -М2 21 С б(6 УВ формулах (5) и (б) й - количествоузлов сетки по одной координатнойоси, Е - требуемая точность решениязадачи,Следовательно2 и(2 кФ )6 и 1)1 8 им им й Яи+8)(мЮли 11 7(Ьи+8) (01)% ъ Время решения задач на предлагаемом устройстве примерно в М /3 раз меньше, чем на известном. Для современных задач в частных производных характерны значения М =10-10 .Следовательно, предлагаемый вычислительный узел обеспечивает увеличение скорости решения задач в 3-30 раз.Формула изобретенияВычислительный узел циФровойсеточной модели для решения дифференциальных уравнений в частных производных, содержащий многовходовойсумматор, первая группа входов которого является первой группой информационных входов вычислительногоузла, блок умножения, группа входовкоторого является входами вычислительного узла, первый регистр и элемент И, управляющий вход которого 55 является первым управляющим входомвычислительного узла, о т л и ч а -ю щ и й с я тем, что, с целью повышения быстродейтсвия, в него введенытриггер, преобразователь прямого коо да в дополнительный, сумматор, второй, третий и четвертый регистрысдвига и коммутаторы, выходы первого из которых подключены ко входамстарших разрядов регистров сдвига,выходы младших разрядов регистровсдвига соединены со входами первого,второго и третьего коммутаторов,входы четвертого коммутатора соединены с разрядными выходами регистров сдвига, входы которых являютсяпервой группой управляющих входоввычислительного узла, выхода четвертого коммутатора являются информационными выходами вычислительногоузла, выходы второго коммутатораподключены ко входу триггера, к первому входу сумматора и ко второйгруппе входов многовходового сумматора, соответственно, второй входтриггера является вторым управляющимвходом вычислительного узла, выходтриггера соединен со вторым входом 5сумматора, выход которого через преобразователь прямого кода в дополнительный подключен ко входу многовходового сумматора, выход которого соединен с информационными входами , Щэлемента И и первого коммутатора,управляющие входы которого являютсявторой группой управляющих входоввычислительного узла, группа входов пятого коммутатора является второйинформационной группой входов вычислительного узла, управляющие входыпятого коммутатора являются третьейгруппой управляющих входов вычислительного узла., выход элемента И подключен ко входу блока умножения, выход которого соединен со входом пятого коммутатора, управляющие входывторого, третьего и четвертого коммутаторов являются, соответственно,четвертой, пятой и шестой группойуправляющих входов вычислительногоузла, выход третьего коммутатора является информационным выходом вычислительного узла. Источники информации,принятые во внимание при экспертизе1. Евреинов Э.В., Косарев Ю.Г. Однородные вычислительные системы высокой производительности. Новосибирск,"Наука", 1966, с.38-41, рис.8.2. Авторское свидетельство СССРР 608165, кл.С 06 Г 15/32, 1975 прототип).