Устройство для передачи и приема двоичной информации

) ь Комитет Российской Федерации по патентам и товарным знакам ИЕ ИЗОБ(84) УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИ И ПРИЕМАДВОИЧНОЙ ИНФОРМАЦИИ(57) Использование: при передаче дискретных сообщений для совместной двухканальной передачидвоичной информации и сигналов цикповой синхронизации по общему тракту, Сущность изобретения: устройство приема-передачи двоичной информации содержит на передающей стороне формирующии регистр, сумматоры по модулю два, и датчиков синхропосылок, коммутатор, источник информации, генератор тактовых частот, датчик служебной информации, мультиплексор и преобразователь последовательного кода в параллельный, а на приемной стороне - коммутатор, регистр проверочных символов, регистр информационных символов сумматоры по модулю два анализаторы синхропосыпок регистр, анализаторы синхропосылок элемент И, регистр обнаружения ошибок опорные датчики синхропосылок, элементы ИЛИ, тактовый синхронизатор, регистр памяти, регистры задержки преобразователь, выходной регистр, мультиплексор, делители частоты. Устройство обеспечивает повышение пропускной способности канала передачи служебной информации. 2 ил.2002374 Редактор А.Б ректо сина Тираж Подписное НПО "Поиск" Роспатента13035, Москва, Ж, Раущская наб., 4(5 з 3177 венно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101 роизв Составител Техред М,МИзобретение относится к области передачи дискретных сообщений и может бытьиспользовано для совместной двухканальной передачи двоичной информации и сигналов цикловой синхронизации по общемутракту,Известны различные устройства дляосуществления цикловой (блочной или кадровой) синхронизации в синхронных системах передачи бинарной информации.В качестве примера устройства с использованием ортогональных самосинхронизирующихся кодов для синхронизацииможно привести систему "Диджилок",Однако использование кодов с высокойизбыточностью ведет, как известно, к снижению скорости передачи информации,Известны устройства для одновременной передачи информации и осуществленияцикловой синхронизации в каналах с относительной фазовой манипуляцией при использовании способа "вращающейсяфазы", позволяющие передавать посылкисинхронизации без затрат дополнительноймощности, В этом устройстве производитсявращение фазы на границах элементарныхпосылок и на границах кодовых групп наугол о, вдвое меньший угла информационной манипуляции, а на приеме производится оценка угла вращения и, следовательно,выделение границ кодовых групп,Недостатком этого устройства являетсяснижение помехоустойчивости выделениясинхросигнала при увеличении длины кодового слова в нестационарных каналах, а также невозможность его использования придругих видах модуляции,Эти недостатки в значительной мере устранены в известном устройстве, Это устройство предназначено для передачи иприема двоичной информации при непрерывном сверточном) кодировании, используемом в нестационарных каналах связи,подверженных воздействию импульсныхпомех и сбоев в аппаратуре. Принцип действия этого устройства заключается в том,что на передаче синхропосылку суммируютпо модулю два с проверочной последовательностью сверточного кода, а на приемесинхропосылку выделяют, осуществляютсинхронизацию по циклам приемного устройства, а также опорного датчика синхропосылки, сигнал которого используют придекодировании,Недостатком этого устройства являетсято, что организованный в устройстве сикхроканал используется исключительно в целях передачи сигналов цикловойсинхронизации и не служит для передачи дополнительной информации, что сужает его функциональные возможности.Из известных устройств для совместнойпередачи сигналов цикловой синхрониэа ции и служебной информации по общемуканалу наиболее близким по технической сущности является устройство приемо-передачи двоичной информации, которое содержит на передающей стороне 10 формирующий регистр 1, выходы соответствующих разрядов которого через первый сумматор 2 по модулю два подключен к одному иэ входов второго сумматора 4 по модулю два, выход которого соединен с 15 первым входом коммутатора 5, второй входкоторого подключен к выходу формирующего регистра 1, последовательно соединенные датчик синхропосылки 3, блок фиксации начала синхропосылки 7, датчик служебной 20 информации 8 и третий сумматор 6 по модулю два, выход которого соединен с входом второго сумматора 5 по модулю 2, а второй вход - с вторым выходом датчика синхропосылки 3,25 На приемной стороне устройство содержит коммутатор 9, выходы которого подключены к входам регистра проверочных символов 10 и регистра информационных символов 11, выходы соответствующих раз рядов которого подключены к первому ивторому входам первого сумматора 12 по модулю два, выход которого подключен через второй регистра задержки 29 к первому выходу четвертого сумматора 21 по модулю 35 два и к входам первого анализатора синхропосылки 13 и первого анализатора инверсной последовательности 22. Выходы этих анализаторов соединены с входами первого элемента ИЛИ 24 и триггера формирования 40 импульсной служебной информации 26, выход которого через пятый сумматор 27 по модулю два соединен с выходом опорного датчика синхропосылки 20 и входом четвертого сумматора 21 по модулю два, выход 45 которого подключен к входу регистра обнаружения ошибок 19, выходы соответствующих разрядов которого соединены с входами схемы И 17, выход которой через третий сумматор 18 по модулю два соединен 50 с выходом приемника и с выходом первогорегистра задержки 28, вход которого соединен с выходами регистров информационных символов 11 и дополнительного 14, выход которого соединен с третьим входом второго сумматора 15 по модулю два, первый и второй входы которого подключены к соответствующим разрядам регистра 1 О, а выход через второй анализатор синхропосылки 16 и второй анализатор инверсной последовательности 23 - с входамисоответствующих разрядов регистра проверочных символов, выход которого соединен с третьим выходом первого сумматора по 50модулю два, а выход четвертого сумматора по модулю два соединен с входами второй пары анализаторов синхропосылок, выходы которых соединены с соответствующими входами первого элемента ИЛИ, а выходы первой пары анализаторов синхропосылок через второй элемент ИЛИ соединены с входом начального состояния опорного датчика синхропосылки, с целью повышения пропускной способности канала передачи второго элемента ИЛИ 25, выход регистра 10 соединен с третьим входом первого сумматора по модулю два 12, а выход первогоэлемента ИЛИ 24 подключен к входу опорного датчика синхропосылки 20.Однако это устройство имеет недостаточную пропускную способность канала передачи служебной информации, так как завремя, равное длительности синхрониэирующей последовательности, передаетсятолько один бит служебной информации.Целью изобретения является повышение пропускной способности канала передачи служебной информации,Поставленная цель достигается тем, чтов устройство приемо-передачи двоичной информации, содержащее на передающей стороне информационный регистр сдвига, выходы соответствующих разрядов которого через первый сумматор по модулю два соединены с первым входом второго сумматора по модулю два, выход которого и выход информационного регистра соединены с входами коммутатора. а также датчик синхропосылок и датчик служебной информации, а на приемной стороне - коммутатор, выходы которого соединены соответственно с входами регистра проверочных символов и регистра информационных символов, выходы соответствующих разрядов которого соединены с первым и вторым входами первого сумматора по модулю два, выходкоторого соединен с входами первой пары анализаторов синхропосылок и через первый регистр задержки - с первым входом второго сумматора по модулю два, выходкоторого соединен с входом регистра.обнаруженных ошибок, выход соответствующих разрядов которого через элемент И соединен с первым входом третьего сумматора по модулю два, вход которого через второй регистр задержки соединен с выходом регистра информационных символов и с входомдополнительного регистра, выход которого соединен с первым входом четвертого сумматора по модулю два, к двум другим входам которого подключены выходы 101520 25 30354045 служебной информации на передающей стороне введены источник информации, (п - 1) датчиков синхропосылок, мультиплексор, генератор тактовых частот и преобразователь последовательного кода в параллельный, при этом выходы и датчиков синхропосылок соединен с вторым входом второго сумматора по модулю два через мультиплексор, управляющие входы которого соединены с выходом датчика служебной информации, вход запроса которого соединен с тактовым входом преобразователя последовательного кода в параллельный и с первым выходом генератора тактовых частот, второй выход которого соединен с тактовыми входами источника информации, информационного регистра и п датчиков синхропосылок, входы установки начального состояния которых и вход управления считыванием преобразователя последовательно кода в параллельный соединены с третьим выходом генератора тактовых частот, четвертый выход которого соединен с управляющим входом коммутатора, а на приемной стороне введены п - 2) анализаторов синхропосылок первой группы, п - 2) анализаторов синхропосылок второй группы, (и - 1) датчиков синхропосылок, первый и второй делители частоты, тактовый синхрогенератор, мультиплексор, регистр памяти, преобразователь унитарного кода и параллельно-последовательный выходной регистр, при этом выход четвертого сумматора по модулю два соединен с входом (и - 2) анализаторов синхропосылок второй группы, выходы которых через первый элемент ИЛИ соединены с входом коррекции фазы деления первого делителя частоты, вход которого соединен с первым тактовым входом коммутатора и с выходом тактового синхронизатора, вход которого соединен с информационным входом коммутатора, второй тактовый вход которого соединен с тактовыми входами регистра проверочных символов, регистра информационных символов. регистра обнаружения ошибок, 2 п анализаторов синхропосылок первой и второй групп, дополнительного регистра, первого и второго регистров задержки, и датчиков синхропосылок, выходом первого делителя частоты и входом второго делителя частоты, и входом второго делителя частоты, выход которого соединен с тактовым входом выходного регистра, вход управления записью которого соединен с управляющим входом регистра, вход управления записью которого соединен с управляющим входом регистра памяти, выходом второго элемента ИЛИ и входами устрановки начального состояния и датчиков синхропосы 20023745 10 15 20 25 30 50 лок, выходы которых через мультиплексор соединены с вторым входом второго сумматора по модулю два, выход первого сумматора по модулю два соединен с входами (и - 2) анализаторов синхропосылок первой группы, выходы которых соединены с соответствующими входами второго элемента ИЛИ, кроме того, выходы п анализаторов синхропосылок первой группы через регистр памяти соединены с входами преобразователя унитарного кора в двоичный, 1 о 92 п выходов которого соединены с соответствующими управляющими входами мультиплексора и с соответствующими входами параллельно-последовательного выходного регистра, выход которого является выходом служебной информации,Ка фиг, 1 приведена структурная электрическая схема передающей части предлагаемого устройства; на фиг, 2 - то же, приемной части устройства,Устройство состоит из передающей и приемной частей и содержит на передающей стороне и датчиков 31-Зо синхропосылок, источник 6 информации, выход которого через формирующий регистр 1 подключен к первому входу коммутатора 5, и-канальный мультиплексор 22, входы которого соединены с соответствующими выходами датчиков 31-3 о синхропосылок, первый сумматор 2 по модулю два, входы которого подключены к соответствующим выходам формирующего регистра 1, а выход соединен с первым входом второго сумматора 4 по модулю два, второй вход которого соединен с выходом мультиплексора 22, а выход подключен к второму входу коммутатора 5, последовательно соединенные датчик 8 служебной информации и преобразователь 23 последовательного кода в параллельный,о 92 п выходов которого подключены к управляющим входам мультиплексора 22, и генератор 7 тактовых частот, первый выход которого подключен к тактовым входам источника 6 информации, формирующего регистра 1 и п датчиков 31 - Зп синхропосылок, второй выход соединен с входами установки начального состояния датчиков 31 - Зп синхропосылок и входом управления считыванием преобразователя 23 последовательного кода в параллельный, третий выход подключен к входу запроса информации датчика 8 служебной информации и тактовому входу преобразователя 23 последовательного кода в параллельный, а четвертый выход генератора 7 тактовых частот соединен с управляющим входом коммутатора 5.На приемной стороне устройство содержит коммутатор 9, выходы которого подключены к входам регистра 10 проверочных символов и регистра 11 информационных символов, выходы соответствующих разрядов которого подключены к первому и второму входам первого сумматора 12 по модулю два, выход которого подключен к объединенным входам первой группы анализаторов 131-13 п синхропосылок, а к третьему входу первого сумматора 12 по модулю два подключен выход регистра 10 проверочных символов, выходы соответствующих разрядов которого подключены к первому и второму входам четвертого сумматора 15 по модулю два, к третьему входу которого через дополнительный регистр 14 подключен выход регистра 11 информационных символов, а выход четвертого сумматора 15 подключен к объединенным входам второй группы анализаторов 161-16 синхропосылок, выходы которых объединены первым элементов ИЛИ 25, выход которого подключен к входу коррекции фазы деления первого делителя 33 частоты.При этом выходы соответствующих разрядов регистра 19 обнаружения ошибок подключены к входам элемента И 17, выход которого подключен к первому входу третьего сумматора 18 по модулю два, а к входу регистра 19 обнаружения ошибок подключен выходом второго сумматора 21 по модулю два, при этом второй вход третьего сумматора 18 по модулю два подключен через регистр 28 задержки к выходу регистра 11 информационных символов, а второй вход второго сумматора 21 по модулю два через первый регистр 29 задержки соединен с выходом первого сумматора 12 по модулю два, выходы анализаторов 131 - 13 п синхропосылок первой группы подключены к соответствующим входам второго элемента ИЛИ 24 и регистра 27 памяти, выходы которого через преобразователь 30 унитарного кода в двоичный соединены с соответствующими входами ячеек выходного регистра 31 и управляющими входами мультиплексора 32, выход которого подключен к первому входу второго сумматора 21 по модулю два, а входы соединены с выходами опорных датчиков 201 - 20 синхропосылок,входы установки начального состояния которых соединены с выходом второго элемента ИЛИ 24, управляющим входом регистра 27 памяти и входом управления записью выходного регистра 31. Входтактового синхронизатора 26 подключен к входу коммутатора 9, а выход соединен с первым тактовым входом коммутатора 9 и через первый делитель 33 частоты соединен с вторым тактовым входом коммутатора 9, а также с тактовыми входами регистра 10 провероч 2002374ных символов, регистра 11 информационных символов, дополнительного регистра 14, анализаторов 131 - 13 и 161-16 синхропосылок первой и второй групп анализаторов соответственно, регистра 19 обнаружения ошибок, опорных датчиков 201 - 20 л синхропосылок, первого 29 и второго 28 регистров задержки, входом второго делителя 34 частоты, выход которого подключен к тактовому входу выходного регистра 31.Устройство работает следующим образом.Генератор 7 тактовых частот вырабатывает последовательность тактовых импульсов с частотой следования импульсов равной скорости передачи информационных символов, которые поступают на тактовый вход источника 6 информации с первого выхода генератора 7 тактовых частот. Поступающие на тактовый вход источника 6 информации импульсы являются для него импульсами запроса выдачи информационных символов, При поступлении каждого очередного импульса на тактовый вход источника б информации, он выдает очередной символ информации ("0" или "1"), который с выхода источника 6 информации поступает на информационный вход формирующего регистра 1, На тактовый вход формирующего регистра 1 поступает последовательность тактовых импульсов с первого выхода генератора 7 тактовых частот. Под воздействием тактовых импульсов информационные символы, поступающие на вход формирующего регистра 1 продвигаются по его ячейкам и после соответствующей задержки в формирующем регистре 1 поступают в его выхода на первый вход коммутатора 5. Одновременно формируется последовательность проверочных символов путем суммирования по модулю два информационных символов, поступающих на входы первого сумматора 2 по модулю два с выходов соответствующих разрядов формирующего регистра 1. Последовательность проверочных символов с выхода первого сумматора 2 по модулю два поступает на первый вход второго сумматора 4 по модулю два, С первого выхода генератора 7 тактовых частот последовательность тактовых импульсов поступает также на тактовые входы датчиков 31 - Зп синхропосылок, под воздействием которых каждый из датчиков 31-3 синхропосылок периодически вырабатывает одну из и синхропоследовательностей с хорошими автокорреляционными и взаимокорреляционными свойствами, Период повторения каждой синхропосылки задается тактовыми импульсами, поступающими с второго выхода генератора 7 тактовых частот на входы установки начального состояния датчиков 31 - 3 синхропосы. лок. Частота следования этих импульсов меньше частоты следования тактовых импульсов, вырабатываемых на первом выходе генератора 7 тактовых частот в число раэ, равное числу элементов синхропосылки й. Частота следования импульсов, выдаваемых генератором 7 тактовых частот на его третьем выходе, превышает частоту следования импульсов, поступающих с второго его входа в одоп раз. Последовательность тактовых импульсов с третьего выхода генератора 7 тактовых частот поступает на вход запроса символов служебной информации датчика 8 служебной информации, При поступлении на этот вход тактового импульса датчик 8 служебной информации выдает очередной символ служебной информации на вход преобразователя 23 последовательного кода в параллельный. После выдачи датчиком 8 служебной информации одоп символов служебной информации преобразователь 23 последовательного кода в параллельный при подаче на его вход управления считыванием тактового импульса с второго выхода генератора 7 тактовых частот выдает на своих выходах одоп двоичных символов служебной информации в параллельном коде. Этот код выдается преобразователем 23 до поступления на его вход очередных 1 од 2 п символов служебной информации, которые выдаются на выход преобразователя 23 после прихода на его вход управления считыванием очередного тактового импульса и т,д,Символы служебной информации поступают с выхода преобразователя 23 в параллельном коде на управляющие входы мультиплексора 22, который в зависимости от конкретной одоп-разрядной кодовой комбинации из символов информации пропускает на свой выход элемента синхропосылки, выдаваемые одним из и датчиков синхропосылок. Таким образом, устанавливается однозначное соответствие между конкретным одоп-разрядным кодом, образованным символами служебной информации, и номером синхропосылки, поступающей с выхода мультиплексора 22 на второй вход сумматора 4 по модулю два.8 сумматоре 4 по модулю два осуществл яется сложение по модулю два элементов проверочной последовательности, поступающих с выхода первого сумматора 2 по моду 5 10 15 20 25 30 35 40 45 50 55 лю два и элементов синхропосылки, поступающих на второй вхОд сумматора 4 посанной информации.Синфазная работа обоих коммутаторов, а также прием информационных символов и выделение символов служебной информации осуществляется следующим образом,Тактовый синхронизатор 26 вырабатывает последовательность тактовых импульсов, следующих с частотой, равной частоте следования канальных символов. Подстройка моментов выдачи тактовых импульсов осуществляется по принимаемым символом (сигналами). С выхода тактового синхронизатора 26 последовательность тактовых импульсов поступает на вход первого делителя ЗЗ частоты на два и первый тактовый вход комму 1 атора 9 Ыа информационный вход 45 50 55 модулю два с выхода мультиплексора 22. С выхода сумматора 4 по модулю два суммарная последовательность поступает на второй вход коммутатора 5, который поочередно выдает в канал связи информационные символы с выходы формирующего регистра 1 и элементы суммарной последовательности с выхода сумматора 4 по модулю два. Работой коммутатора 5 управляет последовательность импульсов типа манд ра, поступающая на управляющий вход коммутатора 5 с четвертого выхода генератора 7 тактовых частот, Период повторения этих импульсов равен периоду следования информационных символов. Коммутатор 5 вы дает на выход в течение первого полупериода меандра информационный символ, а в течение второго полупериода - символ (элемент) суммарной последовательности, Таким образом, частота следоеа ния передаваемых канальных элементов вдвое превышает частоту следования информационных символов (скорость их передачи).Последовательность символов с выхода коммутатора 5 передается по каналу связи и поступает далее на информационный вход коммутатора 9, работающего синхронно и синфазно с коммутатором 5, и на вход тактового синхронизатора 26. Если коммутатор 30 5 представляет собой преобразователь параллельного кода в последовательный, то коммутатор 9 выполняет обратную операцию, преобразуя последовательный двоичный код е параллельный двухразрядный 35 код, один из рядов которого соответствует информационному символу, а второй - символу суммарной последовательности, В предлагаемом устройстве коммутатор 9 выполнен в виде двухразрядного последова тельно-параллельного регистра, в котором производится последовательная запись в ячейки регистра поступающих канальных символов и параллельное считывание запикоммутатора 9 из канала связи поступает последовательность канальных символов, которые продвигаются по ячейкам регистра-коммутатора 9 в моменты, задаваемые тактовыми импульсами, поступающими на первый тактовый вход коммутатора 9 и с выхода тактового синхронизатора 26. С выхода первого делителя 33 частоты последовательность тактовых импульсов с частотой следования, равной скорости передачи информационных символов (т,е, вдвое меньшей частоты следования канальных символов), поступает на второй тактовый вход коммутатора 9, который является входом управления считыванием информации из ячеек регистра коммутатора 9,Таким образом, при поступлении на вход коммутатора 9 очередных двух канальных символов происходит параллельное считывание этих символов и выдача их на выход коммутатора 9. При этом в случае правильной фазы работы коммутатора 9 информационные символы направляются в регистр 11 информационных символов, а символы суммарной последовательности - в регистр 10 проверочных символов. Под воздействием тактовых импульсов, поступающих на тактовые входы регистров 10 и 11 с выхода делителя 33, информационные символы продвигаются по ячейкам регистра 11 информационных символов, а символы суммарной последовательности - по ячейкам регистра 10 проверочных символов и с выхода регистра 10 поступают на третий вход первого сумматора 12 по модулю два, на первый и второй вход которого поступают информационные символы с выходов соответствующих разрядов регистра 12.Ыа выходе первого сумматора 12 по модулю два выделяется при одном одна из и переданных синхропосылок, которая подается далее на входы анализаторов 131-13 л синхропосылок первой группы. каждый иэ которых представляет собой последовательно соединенные дискретный согласованный с соответствующей синхропосылкой фильтр 35 и пороговое устройство 36. В момент окончания синхропосылки на выходе соответствующего дискретного согласованного фильтра 37 формируется выходное напряжение большого уровня, которое вызывает срабатывание порогового устройства 38 и формирование на его выходе импульса опознания соответствующей синхропосылки.Таким образом на выходах первой группы анализаторов 131-13 п формируется в момент окончания синхропосылки унитарный код, один из разрядов которого единица, а остальные - нули. Этот код подается на ехо 2002374 1410 15 ды регистра 27 памяти и входы элемента ИЛИ 24. На выходе элемента ИЛИ 24 формируются импульсы цикловой синхронизации в моменты окончания любой из и возможных переданных синхропосылок, С выхода элемента ИЛИ 24 импульсы цикловой синхронизации подаются на входы установки начального состояния опорных датчиков 201 - 20 л синхропосылок и вход управления записью регистра 27 памяти, в котором происходит запоминание унитарного кода, поступающего на его входы до прихода очередного импульса цикловой синхронизации, когда происходит перезапись очередного унитарного кода.Унитарный код с выходов регистра 27 памяти поступает на входы преобразователя 30 унитарного кода в параллельный двоичный код, соответствующий передаче конкретной синхропосылки (одной из и), т,е. и - разрядный унитарный код преобразуется преобразователем 30 в одгп-разрядный двоичный код, представляющий собой символы служебной информации. Выходы преобразователя 30 подключены к соответствующим входам параллельно-последовательного выходного регистра 31, поэтому в момент подачи импульса цикловой синхронизации на вход управления записью выходного регистра 31 происходит запись двоичного кода в ячейки этого регистра, тактовый вход которого подключен к выходу второго делителя 34 частоты, Частота следования тактовых импульсов с выхода делителя 36 определяет частоту выдачи символов служебной информации с выхода регистра 31, так как под действием этих импульсов осуществляется последовательный вывод символов служебной информации из выходного регистра 31. Для равномерной периодической выдачи символов служебной информации коэффициент деления второго делителя 36 должен быть равен Й/одгп, где Й - число символов в синхропосылке, так как за время передачи синхропосылки из Й символов передается одгп символов служебной информации. Другими словами, скорость передачи символов служебной информации в одгп раз превышает частоту следования импульсов цикловой синхронизации.Последовательность символов, поступающих на входы второй группы анализатора 161-16 п синхропосылок с выхода четвертого сумматора 15 по модулю два при правильной фазе коммутации коммутатора 9, является случайной и, следовательно, не приводит к формированию импульсов опознания синхропосылок на выходе первого элемента ИЛИ 25, объединяющего выходы 20 25 30 35 40 45 50 55 второй группы анализаторов 161 в , синхропосылок. Сами же анализатора 161-16 П идентичны соответствующим анализаторам 131 - 13 П синхропосылок, 8 случае неправильной фазы коммутации коммутатора 9 информационная последовательность направляется иэ коммутатора 9 в регистр 10 проверочных символов, а суммарная последовательность - в регистр 11 информационных символов. При этом одна из п синхропосылок выделяется на выходе четвертого сумматора 15 по модулю два, а на выходе первого сумматора 12 выделяется некоторая случайная последовательность символов, Импульс опознания синхропосылки формируется в этом случае на выходе одного из анализаторов 161-16 второй группы, Так как выходы анализаторов 161 - 16 п второй группы объединены первой схемой ИЛИ 25, то при неправильной фазе . коммутации коммутатора 9 и передачей любой из и синхропосылок импульса цикловой синхронизации формируется на выходе первого элемента ИЛИ 25, что свидетельствует об обратной фазе коммутации коммутатора 9 и, следовательно, о необходимости изменения этой фазы на противоположную. Для этого импульс цикловой синхронизации с выхода первого элемента ИЛИ 25 подается на вход коррекции фазы деления делителя 33 частоты на два, При этом изменяется фаза выходных импульсов делителя 33. и, следовательно, сдвигаются моменты считывания канальных символов с выхода коммутатора 9, что приводит к установлению правильной фазы коммутации коммутатора 9. Вход коррекции фазы деления делителя 33 является входом установки начального (" нулевого" ) состояния делителя 33, а импульс цикловой синхронизации с выхода первой схемы ИЛИ 25 - импульсом "сброса" его в его состояние.После установления цикловой синхронизации декодирование сверточного кода осуществляется следующим образом,Опорные датчики 201-20 синхропосылок фазируются импульсами цикловой синхронизации, поступающими на их входы установки начального состояния с выхода второго элемента ИЛИ 24. Выходные синхропоследовательности, вырабатываемые датчиками 201-20 л, поступают на входы мультиплексора 32, который пропускает на свой выход ту из них, номер (код) которой соответствует номеру (коду) синхропосылки, опознанной соответствующим анализатором синхропосылки 201 - 2 Оп. Двоичный код этой синхропосылки подается на управляющие входы мультиплексора 32 с одгп выходов преобразователя 30 унитарного ко2002374 16 15 40 45 50 да в двоичный. С выхода мультиплексора 32 соответствующая синхропоследовательность поступает на второй вход второго сумматора 21 по модулю два,Для правильного декодирования элементов сверточного кода информационная последовательность, поступающая с выхода регистра 11 информационных символов, и синхропоследовательность, постуйающая с выхода сумматора 12 по модулю два (искаженные в общем случае помехами), задерживается на длительность (время анализа) синхропосылки посредством регистров 28, 29 соответственно и подаются следующим образом: информационная последовательность - на второй вход третьего сумматора 18 по модулю два, а синхропоследовательность - на первый вход второго сумматора 21 по модулю два, На выходе сумматора 21 по модулю два выделяется при этом направляющая последовательность, состоящая из одних нулей при отсутствии ошибок в передаваемой информации (канальных символах). Если же имеются ошибки, то исправля ющая последовательность содержит единицы в определенном расположении, позволяющем исправить ошибки,С выхода сумматора 21 по модулю два исправляющая последовательность поступает на вход регистра 19 обнаружения ошибок. При появлении "единиц" в разрядах регистра 19 обнаружения ошибок, соедиФ о р мул а изобретен ия УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИ И ПРИ ЕМА ДВОИЧНОЙ ИНФОРМАЦИИ, содержащее на передающей стороне информационный регистр сдвига, выходы соответствующих разрядов которого через первый сумматор по модулю два соединены с первым входом второго сумматора по модулю два, выход которого и выход информационного регистра соединены с входами коммутатора, а такжедатчик синхропосылок и датчик служебной информации, а на приемной стороне - коммутатор, выходы которого соединены соответственно с входами регистра проверочных символов и регистра информационных символов, выходы соответствующих разрядов которого соединены с первым и вторым входами первого сумматора по модулю два, выход которого соединен с входами первой пары анализаторов синхропосылок и через первый регистр задержки - с первым входом второго сумматора по модулю два. выход которого соединен с входом регистра обнаруженных ошибок. выходы соответствующих раз 5 10 15 20 25 30 ненных с входами элемента И 17, появляется "единица" на выходе этого элемента и, следовательно, на первом входе третьего сумматора 18 по модулю два, соединенном с выходом элемента И 17. В этом случае ошибочно принятый информационный символ, поступающий на второй вход третьего сумматора 18 по модулю два, заменяется на противоположный в результате суммирования его по модулю два с "единицей", присутствующей на его первом входе, чем и достигается исправление ошибок, Если же ошибка произошла при приеме символа суммарной последовательности, то после деманипуляции ("снятия") синхропоследовательности в сумматоре 21 по модулю два формирующаяся на его выходе исправляющая последовательность будет содержать лишь один единичный символ, который, продвигаясь по ячейкам регистра 19 обнаружения ошибок не вызывает формирования "единицы" на выходе схемы И 17. Следовательно, ошибка в приеме символа суммарной последовательности не приводит к появлению ошибки в информационной последовательности символов. С выхода сумматора 18 по модулю два исправленная информационная последовательность выдается потребителю,(56) Авторское свидетельство СССРМ 1019654, кл. Н 04 1.7/06, 1982,рядов которого через элемент И соединены с первым входом третьего сумматора по модулю два, вход которого через второй регистр задержки соединен с выходом регистра информационных символов и входом дополлнительного регистра, выход которого соединен с первым входом четвертого сумматора по модулю два, к двум другим входам которого подключены выходы соответствующих разрядов регистра проверочных символов, выход которого соединен с третьим выходом первого сумматора по модулю два, а выход четвертого сумматора по модулю два соединен с входами второй пары анализаторов синхропосылок, выходы которых соединены с соответствующими входами первого элемента ИЛИ, а выходы первой пары анализаторов синхропосылок через второй элемент ИЛИ соединены с входом начального состояния опорного датчика синхропосылки, отличающееся тем, что, с целью повышения пропускной способности канала передачи служебной информации. на передающей стороне введеныисточник информации, и - 1 датчиков синхропосылок, мультиплексор, генератор тактовых частот и преобразователь последовательного кода в параллельный, 5 при этом выходы и датчиком синхропосылок соединены с вторым входом второго сумматора по модулю два через мультиплексор, управляющие входы которого сеодинены с выходом датчика служебной 10 информации, вход запроса которого соединен с тактовым входом преобразователя последовательного кода в параллельный и с первым выходом генератора тактовых частот, второй выход которого соединен с 15 тактовыми входами источника информации, информационного регистра и и датчиков синхропосылок, входы установки начального состояния которых и вход управления считыванием преобразователя последовательного кода в паралельный соединены с третьим выходом генератора тактовых частот, четвертый выход которого соединен с управляющим входом коммутатора, а на приемной стороне введены и - 2 анализаторов синхропосылок первой группы, и - 2 анализаторов синхропосылок второй группы, и - 1 датчиков синхропосылок, первой и второй делители частоты, такто вый синхрогенератор, мультиплексор, регистр памяти, преобразователь унитарного кода и параллельно-последовательный выходной регистр, при этом выход четвертого сумматора по модулю два соединен с вхо дами и - 2 анализаторов синхропосылок второй группы, выходы которых через первый элемент ИЛИ соединены с входом коррекции фазы деления первого делителя частоты, вход которого соединен с первым тактовым входом коммутатора и выходом тактового синхронизатора, вход которого соединен с информационным входом коммутатора, второй тактовый вход которого соединен с тактовыми входами регистра проверочных символов, регистра информационных символов, регистра обнаружения ошибок, 2 п анализаторов синхропосылок первой и второй группы, дополнительного регистра, первого и второго регистров задержки, н датчиков синхропосылок, выходом первого делителя частоты и входом второго делителя частоты, выход которого соединен с тактовым входом выходного регистра, вход управления записью которого соединен с управляющим входом регистра памяти, выходом второго элемента ИЛИ и входами установки начального состояния п датчиков синхропосылок, выходы которых через мультиплексор соединены с вторым входом второго сумматора по модулю два, выход первого сумматора по модулю два соединен с входами и - 2 анализаторов синхропосылок первой группы, выходы которых соединены с соответствующими входами второго элемента, ИЛИ кроме того, выходы и анализаторов синхропосылок первой группы через регистр памяти соединены с входами преобразователя унитарного кода в двоичный, оц 2 п выходы которого соединены с соответствующими управляющими входами мультиплексора и соответствующими входами параллельно- последовательного выходного регистра, выход которого является выходом служебной информации,