Устройство для приема избыточной информации

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН аа Е 1 8 С 19/28 ЕТЕНИЯ БИЫ,н ТВУ ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРпо делдм изОБРетений и ОтнРытий ОПИСАНИЕ ИЗО К АВТОРСКОМУ СВ(56) 1, Бородин Л.Ф. Введение в теорию помехоустойчивого кодирования,М "Сов,радио", 1968, с. 270,рис. 3.03.2. Авторское свидетельство СССР424216, кл. С 08 С 19/28, 1972.3, Авторское свидетельство СССРпо заявке3329860/24,кл. О 08 С 19/28, 1981 (прототип),(54)(57) 1.,УСТРОЙСТВО ДЛЯ ПРИЕМАИЗБЫТОЧНОЙ ИНФОРМАЦИИ, содержащеедемодулятор, первый вход которогоявляется входом устройства, выходдемодулятора соединен с первым входом блока памяти, выходы которогосоединены с соответствующими первыми входами решающего блока, выходырешающего блока соединены с соответствующими первыми входами блокасумматоров, вторые входы которогоподключены к соответствующим выходам первого регистра, первый декодер,первый выход которого соединен с первым входом первого элемента ИЛИ,второй выход - с,первыми входамипервого регистра и второго декодера, выход второго декодера соединенс первым входом блока регистров, первые выходы и второй вход которогосоединены соответственно с первымивходами и выходом формирователя управляющих сигналов, второй выходблока регистров соединен с вторым входом первого элемента ИЛИ, выход которого является выходом устройства, пороговый селектор, о т л и - ч а ю щ е е с я тем, что, с целью повышения достоверности принимаемой информации, в него введены второй регистр, блок управления и второй элемент ИЛИ, первые входы второго регистра подключены к соответствующим выходам блока сумматоров, выход соединен с первым входом второго элемента ИЛИ, выход которого соединен с входом первого декодера, выход демодулятора подключен через пороговый селектор к второму входу второго элемента ИЛИ, вторые входы формирователя управляющих сигналов подключены к соответствующим третьим выходам блока регистров, третьи входы - к соответствующим выходам блока памяти, первый и второй входы блока управления подключены соответ.ственно к входу устройства и первому выходу первого декодера, первый и вто рой выходы соединены соответственно с вторым и третьим входами демодулятора, третий выход - с вторым входом блока памяти, четвертый выход - с вто рьм входом второго декодера, пятый вы ход - с третьим входом блока регистров, шестой выход - с четвертым входом формирователя управляющих сигналов, седьмой выход - с вторым входом первого регистра, восьмой выход - с вторым входом решающего блока и девятый выход - с вторым входом второго регистра.2. Устройство по п. 1, о т л и - ч а ю щ е е с я тем, что демодулятор содержит умножители, интеграторы, генератор и вычитатель, первый1107146 баб) 6 Д 7/ Заккз 5762/35 Тираж 569Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/5Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 Составитель М. Никуленков Редактор С, Пекарь Техред М. Те пер Корректор И.Шулла46 11 О 71и второй выходы генератора соединеныс первыми входами соответственно первого и второго умножителей, выходыкоторых соединены с первыми входамисоответственно первого и второгоинтеграторов, выходы которых соединены соответственно с первым и вторым входами вычитателя, вторые входы первого и второго умножителейобъединены и являются первым входомдемодулятора, вход генератора является вторым входом демодулятора, вторые входы первого и второго интеграторов объединены и являются третьимвходом демодулятора, выход вычитателя является выходом демодулятора.3. Устройство по п. 1, о т л и -ч а ю щ е е с я тем, что блок управления содержит генераторы импульсов, элементы задержки, элементы ИЛИ,формирователи импульсов, триггери счетчик, выход первого генератораимпульсов через последовательно соединенные первый и второй элементы задержки соединен с входами первого формирователя импульсов, третьего элемента задержки и первым входом первого элемента ИЛИ, выход третьегоэлемента задержки соединен с первымвходом второго элемента ИЛИ и через.четвертый элемент задержки - с входами второго формирователя имульсов и пятого элемента задержки, выход пятого элемента задержки соединен с вторым входом второго элемента ИЛИ, первым входом третьего элемента ИЛИ и через шестой элементзадержки - с вторым входом третьегоэлемента ИЛИ и входом седьмого элемента задержки, выход седьмого элемента задержки соединен с вторымвходом первого элемента ИЛИ и с входом восьмого элемента задержки, выход восьмого элемента задержки соединен через девятый элемент задержки с третьим входом третьего элемента ИЛИ и с входом десятого элементазадержки, выход десятого элемента задержки соединен с первым входом четвертого элемента ИЛИ, выход третьегоэлемента ИЛИ соединен с первым входомтриггера, выход которого через второй генератор импульсов соединен свходом счетчика, выход счетчика соединен с вторым входом триггера,вход первого генератора импульсов ивторой вход четвертого элемента ИЛИявляются соответственно первым ивторым входами блока управления, выходы первого генератора импульсов, первого элемента задержки, первого элемента ИЛИ второго элемента ИЛИ, второго генератора импульсов, восьмого элемента задержки, первого формирователя импульсов, второго элемента задержки, второго формирователя импульсов и четвертого элемента ИЛИ являются соответственно первым, вторым, третьим, четвертым, пятым, шестым, седьмым, восьмым, девятым и десятым входами блока управления.4, Устройство по п. 1, о т л и - ч а ю щ е е с я тем, 4 то решающий блок содержит генератор, элемент ИЛИ, элементы сравнения и ключи, выход генератора соединен с первыми входами элементов сравнения, выходы которых соединены соответственно с первыми входами ключей и входами элемента ИЛИ, выход элемента ИЛИ соединен с первым входом генератора и вторыми входами ключей, вторые входы элементов сравнения являются первыми входами решающего блока, второй вход генератора является вторым входом решающего блока, выходы ключей являются выходами решающего блока. 5. Устройство по и. 1, о т л и - ч а ю щ е е с я тем, что формирователь управлящщих сигналов содержит умножители, сумматоры и вычитатель, выходы первых и вторых умножителей соединены с первыми входами соответственно первого и второго сумматоров, выходы которых соединены соответственно с первым и вторым входами вычитателя, первые входы первых и вторых умножителей являются соответственно первыми и вторыми входами формирователя управляющих сигналов, вторые входы первых умно-жителей объединены соответственно с вторыми входами вторых умножителей и являются третьими входами формирователя управляющих сигналов, вторые входы первого и второго сумматоров объединены и являются четвертым входом формирователя управляющих сигналов, выход вычитателя является выходом формирователя управляющих сигналов.6. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок регистров содержит регистры, ключи и элемент ИЛИ,. выход первого регистра соединен с первыми входами первого ключа и второго регистра, выход110714 б второго регистра соединен с первымвходом второго ключа, выходы перного и второго ключей соединены с соответствующими первым и вторым входами элемента ИЛИ, первый нкод первого ключа является первым входомблока регистров, вторые входы первого и второго ключей объединены и 1Изобретение относится к электросвязи и может быть использовано в системах передачи информации для приема составных сигналов с избыточно" стью, использующих длинные и сверх длинные помехоустойчивые коды.Известно устройство для приема избыточной информации, содержащее аналоговый демодулятор, первый и вто рой решающие блоки 11.1 ОНедостатком такого устройства является низкая достоверность приема информации, поскольку в нем недостаточно полно используется аностериорная информация о принятом сложном 15 сигнале с избыточностью.Известно также устройство для приема дискретной информации, содержащее блок отсчета сигнала, блок срав нения, блок памяти, блок пороговых 20 уровней напряжений, блок опроса и решающий блок Г 2,Недостатком данного устройства является ограниченная область функциональных возможностей, так как уст ройство обрабатывает ограниченный класс сигналов, формируемых на основе мажоритарно декодируемых кодов.Наиболее близким к предлагаемому является устройство для приема из- ЗО быточной информации, содержащее демодулятор, первый код которого является входом устройства, выход демодулятора соединен с входом блока памяти, первые выходы которого соединены через решающий блок ссоответствующими первыми входами блока сумматоров, вторые входы которого подключены к соответствующим выходам ,первого регистра, выходы блока сум О маторов соединены с соответствующими входами первого декодера, первый выход которого соединен с перявляются вторым входом блока регистров, вторые входы первого и второгорегистров объединены и являются третьим входом блока регистров, выходывторого регистра, элемента ИЛИ ипервого регистра являются соответственно первыми, вторым и третьимивыходами блока регистров. 2вым входом элемента ИЛИ, вторые выходы " с соответствующими входами второго регистра, выход которого соединен с первым входом второго декодера, выход второго декодера соединен с первым вхо дом блока регистров, первый выход второго декодера соединен с первым входом блока регистров, первый выход которого соединен с вторым входом элемента ИЛИ, вторые выход и вход : подключены соответственно к первым входу и выходу формирователя управляющих сигналов, второй вход формирователя управляющих сигналов объ" единен с входом порогового селектора и подключен к второму выходу блока памяти, выход порогового селектора соединен с входом третьего декодера, первый выход которого соединен с входом первого, регистра и вторым входом второго декодера, второй выход третьего декодера соединен с третьим входом элемента ИЛИ, выход которого является выходом устройства 133 .Недостатком известного устройства является низкая достоверность приема информации.Цель изобретения - повышение достоверности принимаемой информации,Указанная цель достигается тем, что в устройство для приема избыточной информации, содержащее демодулятор, первый вход которого является входом устройства, выход демодулятора соединен с первым входом блока памяти, выходы которого соединены с соответствующими первыми входами решающего блока, выходы решающего блока соединены с соответствующими первыми входами блока сумматоров, вторые входы которогоподклк 1 ены к соответствующим выхопам первого регистра, первый декодер, первый выход котсрого соединен с первым нхопом первого элемента ИЛИ, второй выход - с первыми входами первого регистра и нторого декодера, выход второго декодера соединен с первым входом блока регистров, первые выходы и второй вход которого соединены соответственно с первыми входами и выходом Формирователя управляющих сигналов, второй выход блока регистров соединен с вторым входом первого элемента ИЛИ, выход которого является выходом устройства, пороговый селектор, введены второй регистр, блок управления и второй элемент ИЛИ, первые входь 1 второго регистра подключены к соответствующим выходам блока сумматоров, выход соединен с первым входом второго элемента ИЛИ, выход которого соединен с входом первого декодера, выход демодулятора подключен через пороговый селектор к второму входу второго элемента ИЛЬ вторые входы Формирователя управляющих сигналов подключены к соответствующим третьим выходам блока регистров, третьи входы - к соответствующим выходам блока памяти, первый и второй входы блока управления подключены соответственно к входу устройства. и первому выходу первого декодера, первый и второй выходы соединены соответственно с вторым и третьим входами демодулятора, третий выход - с вторым входом блока памяти, четвертый выход - с вторым входом второго декодера, пятый выход - с третьим входом блока регистров, шестой выходс четвертым входом формирователя управляющих сигналов, седьмой выход - с вторым входом первого регистра, восьмой выход - с вторым входом решающего блока и девятый выход - с вторым входом второго регис тра.Лемодулятор содержит умножители, интеграторы, генератор и вычитатель, первый и второй выходы генератора соединены с первыми входами соответственно первого и второго умножителей, выходы которых соединены с первыми входами соответственно первого и второго интеграторов, выходы которых соединены соответственно с первым и вторым входами вычитателя, 5 10 15 10 25 30 35 40 45 50 55 вторые входы первого и второго умножителей объединены и являются первым входом демодулятора, вход генератора является вторым входом демоцулятора, вторые входы первого и второго интеграторов объединены и являются третьим входом демодулятора, выход вь 1 читателя является выходом демодулятора.Блок управления содержит генераторы импульсов, элементы задержки, элементы ИЛИ, Формирователи импульсов, триггер и счетчик, выход первого генератора импульсов через последовательносоединенные первый и второй элементы задержки соединен с входами первого формирователя импульсов, третьего элемента задержки и первым входом первого элемента ИЛИ, выход третьего элемента задержки соединен с первь 1 м входом второго элемента ИЛИ и через четвертый элемент задержки - с входами второго формирователя импульсов и пятого элемента задержки, выход пятого элемента задержки соединен с вторым входом второго элемента ИЛИ, первым входом Третьего элемента ИЛИ и через шестой элемент задержки с вторым входом третьего элемента ИЛИ и входом седьмого элемента задержки, выход седьмого элемента задержки соединен с вторым входом первого элемента ИЛИ и с входом восьмого элемента задержки, выход восьмого элемента задержки соединен через девятый элемент задержки с третьим входом третьего элемента ИЛИ и с входом десятого элемента задержки, выход десятого элемента задержки соединен с первым входом четвертого элемента ИЛИ, выход третьего элемента ИЛИ соединен с первым .входом триггера, выход которого через второй генератор импульсов соединен с входом счетчика, выход счетчика соединен с вторым входом триггера, вход первого генератора импульсов и второй вход четвертого элемента ИЛИ являются соответственно первым и вторым входами блока управления, выходы первого генератора импульсов, первого элемента задержки, первого элемента ИЛИ, второго элемента ИЛИ, второго генератора импульсов, восьмого элемента задержки, первого формирователя импульсов, второго элемента задержки, второго формирователя импульсов и четверто) 7146 40 45 50 5 5 11 го элемента ИЛИ являются соответственно первым, вторым, третьим, четвертым, пятым, шестым, седьмым, восьмымценятым и десятым входами блока управления.Решающий блок содержит генератор, элемент ИЛИ, элементы сравнения и ключи, выход генератора соединен с первыми входами элементов сравнения, выходы которых соединены соответственно с первыми входами ключей и входами элемента ИЛИ, выход элемента ИЛИ соединен с первым входом генератора и вторыми входами ключей, вторые входы элементов сравнения являются первыми входами решающего блока, второй вход генератора является вторым входом решающего блока, выходы ключей являются выходами решающего блока.Формирователь управляющих сигналон содержит умножители, сумматоры и вычитатель, выходы первых и вторых умножителей соединены с первыми входами соответственно первого и второго сумматоров, выходы которых соединены соответственно с первым и вторым входами вычитателя, первые входы первых и вторых умножителей являются соответственно первыми и вторыми входами формирователя управляющих сигналов, вторые входы первый умножителей объединены соответственно с вторыми входами вторых умножителей и являются третьими входами формирователя управляющих сигналов, вторые входы первого и второго сумматоров объединены и являются четнертым входом формирователя управляющих сигналов, выход нычитателя является выходом Формирователя управляющих сигналов.Блок регистров содержит регистры, ключи и элемент ИЛИ, выход первого регистра соединен с первыми входами первого ключа и второго регистра, выход второго регистра соединен с первым входом второго ключа, выходы первого и второго ключей соединены с соответствующими первым и вторым входами элемента ИЛИ, первый вход первого ключа является первым входом блока регистров, вторые входы первого и второго ключей объединены и являются вторым входом блока регистров, вторые входы первого и второго регистров объединены и являются третьим входом блока регистров, выходы второго регистра, элемента 5 1 О 15 20 25 30 35 ИЛИ и первого регистра яйляютеясоответственно первыми, вторым итретьими выходами блока регистров,На фиг. 1 приведена структурнаясхема устройства для приема избыточной информации; на фиг. 2 - структурная схема аналогового демодулятора(приемника); на фиг. 3 - структурная схема блока управления; на фиг,4 структурная схема решающего блока;на фиг. 5 - структурная схема формирователя управляющих сигналон;на фиг. 6 - структурная схема блокарегистров,Устройство для приема избыточнойинформации (фиг. 1) содержит аналоговый демодулятор 1, блок 2 памяти,пороговый селектор 3, декодер 4,исправляющий ошибки, блок 5 регистров, Формирователь 6 управляющихсигналов, регистр 7, решающий блок8, блок 9 сумматоров по модулю дна,регистр 1 О, декодер 11, обнаруживающий ошибки, элементы ИЛИ 12 и13 и блок 14 управления.Аналоговый демодулятор 1 (Фиг.2)содержит генератор 15 опорных сигналон, Умножители 16 и 17 интегРаторы 18 и 19 и вычитатель 20.Ьлок 14 управления (фиг,3) содержит генератор 21, элементы 22-31 задержки, элементы ИЛИ 32-35, формирователи 36-38 импульсов, в каждыйиз которых входят счетчик 39, триггер 40 и генератор 41 тактовых импульсов. Решающий блок 8 (фиг.4) содержитэлементы 42 сравнения, ключи 43, генератор 44.линейно изменяющегосянапряжения и элемент ИЛИ 45,Формирователь 6 управляющих сигналов (фиг. 5) содержит умножители46 и 47, сумматоры 48 и 49 и вычи -татель 50.Блок 5 регистров (фиг. 6) содержит регистры 51 и 52 сдвига, ключи53 и 54 и элемент ИЛИ 55.Декодер 1 (фиг. 2) работает следующим образом. На его информационный вход поступает элементарный канальный сигнал, входящий н составной (последонательный) избыточныйсигнал, Этот же входной сигнал подается и на вход блока 14, н которомвырабатывается управляющий сигнал,по которому запускается генератор15 опорных канальных сигналов. Приэтом на нходах каждого из умножи 11071461 О телей 16 и 17 синхронно появляются входной и соответствующий опорный сигналы. В умножителях 16 и 17 сигналы перемножаются. Выходной результирующий сигнал каждого из умножи телей подается на вход соответствующего интегратора 18, 19, Время интегрирования определяется управляющим сигналом, подаваемым на каждый интегратор 18, 19 из блока 14. Выходные напряжения интеграторов 18 и 19 вычитаются в вычитателе 20 и входной элементарный канальный сигнал преобразуется в выходной разностный (аналоговый) сигнал. 15Блок 5 регистров (Фиг, 6) работает следующим образом.По управляющим сигналам в регистры 51 и 52 записываются информационные сигналы из декодера 4. В част ности, по первому управляющему сигналу в регистр 52 записывается первая выходная разрешенная двоичная кодовая комбинация. По второму уп- . равляющему сигналу происходит однов ременно две операции: сдвиг первой комбинации из регистра 52 в регистр 51 и запись второй разрешенной двоичной кодовой комбинации из декодера 4 в регистр 52. Управляющие сигналы ЗО формируются в соответствующие моменты времени в блоке 14, Далее в определенный момент времени из формирователя 6 управляющих сигналов на управляющие входы ключей 53 и 54 блока 5 подается управляющий сигнал. Если этот управляющий сигналя является положительным, то открывается ключ 53, в противном случае - кжоч 54. После того, как откроется один 4 О из ключей, подается третий управляющий сигнал на регистры 51 и 52. По третьему управляющему сигналу комбинация из регистра 51 считывается полностью, а из регистра 52 она од- новременно переписывается в регистр 51 и также последовательно подается на информационный вход ключа 54 (считываясь из регистра 51, комбинация подается на информационный вход ключа 53). Следовательно, если открыт ключ 53, то на вход блока 5 через элемент ИЛИ 55 считывается комбинация регистра 51. Если открыт ключ 54, то на выход блока 5 через элемент ИЛИ 5555 считывается комбинация регистра 52. После второго управляющего сигнала на регистры 51 и 52 в них записаны разрешенные комбинации. С параллельных выходов ячеек памяти этих регист. ров разрешенные комбинации подаются в формирователь 6.Формирователь 6 управляющих сигналоп предназначен для определения той из двух разрешенных кодовых ком. бинаций, хранящихся в регистрах 51 и 52 блока 5,.которая в большей степени соответствует входному избыточному сигналу. В Формирователе 6 на один вход каждого из умножителей 46, 47 подается аналоговый сигнал, а на другой вход - двоичный сигнал. Если двоичный сигнал единичный, то на выходе умножителя появляется аналоговый сигнал (с его другого входа) без изменения. Если двоичный сигнал; подаваемый на соответствующий вход умножителя, является нулевым, то на выходе умножителя Формируется аналоговый сигнал с противоположным входному знаком.Формирователь 6 управляющих сигналов работает следующим образом. В соответствующие моменты времени (они задаются управляющими сигналами блока 14) на входы умножителей 46 и 47 из блока 2 подаются аналоговые сигналы, а на другие входы умножителей с выходов блока 5 регистров подаются двоичные сигналы. В умножителях 46 и 47 указапные сигналы перемножаются. Результирующие сигналы с выходов умножителей суммируются в сумматорах 48 и 49, По управляющему сигналу из блока 14 на выходе каждого из сумматоров 48, 49 формируется выходной сигнал, поступающий на соответствующий вход элемента вычитателя 50. На выходе вычитателя 50 формируется управляющий сигнал, который поступает на управляющие входы ключей 53 и 54 блока 5 регистров,Решающий блок 8 (фиг.4) работает следующим образом. На информационные входы элементов 42 сравнения с выхода блока 2 подаются аналоговые сигналы, а на другие входы подается линейно изменяющееся напряжение с выхода генератора 44, который в определенный момент времени запускается управляющим сигналом блока 14. Как только величины входных сигналов элементов 42 сравнения будут равны, на выхоце этого элемента появляется управляющий сигнал, который через элемент ИЛИ 45 останавливает генератор 44 и через.соответ11071 20 9ствующий ключ 43 подается на выходблока 8. Таким образом, решающийблок 8 определяет минимальный разностный сигнал, номер разряда егосоответствует номеру разряда в выходной двоичной комбинации, котораяявляется комбинацией двоичного кода постоянного единичного веса,Программно-временной блок 14выполняет функции хронизации и уп Оравления, он определяет начало каждого элементарного канального сигнала и синхронно запускает генератор 15 опорных сигналов (фиг,2),элементы 22-31 задержки, формирователи 36-38 тактовых импульсов.Программно-временной блок (фиг.3)работает следующим образом. Входнойэлементарный канальный сигнал подается на генератор 21, на выходекоторого формируется сигнал запускагенератора 15 (фиг.2), а также сигнал, который после задержки в элементе 22 задержки подается на интеграторы 18 и 19 (фиг, 2), Выходной 25сигнал элемента 22 подается такжена элемент 23 задержки, на выходекоторого сигнал появляется после обработки демодулятором 1 всех элементарных канальных сигналов, Этот З 0сигнал непосредственно подается врешающий блок 8 на запуск генератора 44, через формирователь 37тактовых импульсов в виде последовательности тактовых импульсов подается в регистр 7, через элементИЛИ 33 выходной сигнал элемента 23также подается в блок 2. Кроме того,выходной сигнал элемента 23 поступает на вход элемента 24 задержки, 40с выхода которого сигнал подаетсячерез элемент ИЛИ 35 на декодер 4,разрешая исправление ошибок в первойдвоичной кодовой комбинации. Послезадержки в элементе 25 управляющий 45сигнал запускает формирователь 36,тактовые импульсы которого подаютсяна регистр 10 для записи в негоскорректированной двоичной кодовойкомбинации. Далее управляющий сигнал задерживается в элементе 26задержки, с выхода которого управляющий сигнал через элемент ИЛИ 34запускает генератор 41 в формирователе 38 тактовых импульсов. Выход 55ные импульсы генератора 41 подсчитываются двоичным счетчиком 39. Последний импульс вызывает переполнение счетчика 39, вследствии чего на выходе счетчика 39 паяя.зяется импульс переполнения, который возвращает триггер 40 в исходное (нулевое)состояние, тем самым останавливая генератор 41, Выходной сигнал элемента 26 задержки через элемент ИЛИ 35 поддется в декодер 4,разрешая исправление ошибок во второй двоичной кодовой комбинации,и на вход элемента 27 задержки. Свыхода последнего управляющий сигнал через элемент ИЛИ 34 и формирователь 38 тактовых импульсов ввиде последовательности тактовыхимпульсов подается на регистрыблока 5. С выхода элемента 27 сигнал подается также на вход элемента 28 задержки. С его выхода управляющий сигнал через элемент ИЛИ33 подается в блок 2. С выхода элемента 23 задержки управляющий сигнал подается на сумматоры 48 и 49блока 8 и на вход элемента 30 задержки. Выходной сигнал элемента30 через элемент ИЛИ 34 запускаетформирователь 38 тактовых импульсов,выходные сигналы которого подаютсяв блок 5 для считывания соответствующей разрешенной кодовой комбинации на выход устройства. Задерживаясь в элементе 31 задержки, выходной сигнал элемента 30 через элемент ИЛИ 32 становится сигналомобщего сброса, который подается навсе элементы памяти и другие элементы устройства, приводя их висходное состояние. Устройство для приема избыточной информации работает следующим образом.Составной сигнал с избыточностьюиз канала связи поступает в аналоговый демодулятор 1, в котором преобразует я в составной аналоговый сигнал, состоящий из Н элементарных аналоговых сигналов. Этот аналоговый сигнал (аналоговая комбинация) Х запоминается в блоке 2 памяти и, преобразУясь с помощью порогового селектора 3 в двоичную кодовую ком" бинацию У, через элемент ИЛИ 12 подается в декодор 11, Если в декодере 11 не будет обнаружено, что в комбинации У есть ошибки (т.е. она является разрешенной двоичной кодовой комбинацией), комбинация У через элемент ИЛИ 13 выдается на выход устройства, а первый ее двоичный сиг 1107146нал, подаваясь в блок 14, преобразуется в сигнал общего сброса (о.с.), при котором все блоки устройства приводятся в исходное состояние и устройство готово к обработке 5 следующего входного сигнала. При обнаружении ошибок в У кодовая комбинация подается на вход регистра 7, где запоминается, и на вход декодера 4, который отождествляет комбинацию У с ближайшей разрешенной двоичной кодовой комбинацией У". Комбинация У записывается и хранится в блоке 5 регистров.Из блока 2 памяти аналоговые сигналы также параллельно считываютсяв решающий блок 8, в котором определяется наименьший из аналоговыхсигналов. На выходе решающего блока8 формируется двоичная кодовая комбинация, в которой единичный символнаходится в разряде с тем же номером,что и наименьший аналоговый символ(сигнал). Другие разряды нулевые.После этого из регистра 7 в блок 9сумматоров поступает двоичная кодоваякомбинация У, а из блока 8 - комбинация с единичным весом. В блоке 9сумматоров по модулю два суммируются(в параллельном коде) двоичная кодовая комбинация единичного веса и комбинация У, являющаяся первой 1 рубойоценкой составного сигнала с избыточностью, В результате суммированияна выходе блока 9 образуется двоичная кодовая комбинация У .Двоичная кодовая комбинация Узапоминается в регистре 10. Двоичная кодовая комбинация регистра 10отличается от двоичной кодовой комби нации регистра 7 в одном разряде, номер которого определяется номером единичного разряда в выходной двоичнойкомбинации решающего блока 8,50 45Считываясь из регистра 10, комбинация У через элемент ИЛИ 12 подается в декодер 11, где обрабатывается так же, как и комбинация У. Т.е. если она не является разрешенной (в Уимеются ошибки), комбинация Уп подается на вход декодера 4. В декодере 4 комбинация У 4 отождествляется с ближайшей разрешенной кодовой комбинацией У, которая также записывается и хранится в блоке 5 регистров.Иэ блока 2 памяти по управляющему сигналу из блока 14 в формирователь б поступает составной аналоговый сигнал Х (точная копия входного избыточного сигнала), а из блока 5 в параллельном коде подаются двоичные разрешенные кодовые комбинации У и У 1, В формирователе б определяется, какая из двух разрешенных кодовых комбинаций больше соответствует сигналу точной оценки Х. Степень соответствия может определяться, например, в результате вычисления коэффициентов корреляции (им соответствуют выходные сигналы сумматоров 48 и 49 формирователя 6) с последующим их сравнением, Ближайшая разрешенная кодовая комбинация по управляющему сигналу соответствующей полярности из формирователя 6 в блок 5 считывается из блока 5 на выход устройства через элемент ИЛИ 13, После этого блок 14 формирует сигнал общий сброс и устройство обрабатывает следующий составной сигнал с избыточностью.Предлагаемое устройство для приема избыточной информации по методу ближней зоны обладает более высокими технико-экономическими показателями по сравнению с известным устройством.В качестве показателя достоверности обработки информации будем считать величину Б, пропорциональную вероятности правильного приема Р(р) составного сигнала с избыточностью и вероятности безотказной работы Ру, т.е.При заданном качестве канала связиможно считать, чтоВероятность безотказной работы оценивается отношением числа однотипных элементов устройства, продолжающих работать по истечении времени Т, к общему числу элементов (аналогичных) аппаратуры, исправных в момент времени Т = ОМ(ТЭЛгде Л - общее число элементов в Т=О; М(Т)-число элементов, отказавших за время Т (будем считать, что интенсивность отказов сумматоров по модулю два и в предлагаемом и в известном устройствах одна и та же).Ориентировочно выигрьпц по достоверности обработки информации оценивастся отнонениемцов 1ь, г;Плр Рь" Мф (Т)ИЬЬ 1ЪМ" (Т) ЛМ(Т) Лл то В 1 Следовательно, предлагаемое устройство облалает бол е вьсокой достоверностью приема информации по "равнению с изйестньпч,