Программируемый контроллер

(54) ПР ОГРА (57) Изобрет вычислитель раммн г. 5- функциональцы данных; на фиг, ма коммутатора; на схема блока селек - функциональная о чтения. ства; на ф мяти табли альная схе иональная и; на фиг,8 елективноного простра ная схема па 6 - функцион фиг, 7- функц тивной запис схема блока с ная сх на фи контр схема ГОСУДАРСТВЕННОЕ ПАТЕНТНВЕДОМСТВО СССР(56) Патент СШАМ 4263647, кл. 6 06 Р 15/16, опублик. 1979.Заявка ФРГ М ОЯ 3323824,кл. 6 06 Р 9/06, опублик. 1983,Заявка ФРГМ ОЯ 3302940, кл. 6 06 Р 9/22, опублик.1983,ММИРУЕМЫЙ КОНТРОЛЛЕР ние относится к автоматике и ой техники, в частности к проправлению технологическим Изобретение относится к области автоматики и вычислительной техники, в частности, к программному управлению технологическим оборудованием и может быть использовано в програмируемых системах управления технологическими объектами, алгоритм управления которых описывается с помощью временных булевых функций,Целью изобретения является повышение быстродействия при поразрядной обработке информации.На фиг. 1 представлена функциональема программируемого контроллера; г. 2, 3 - функциональная схема микрооллера; на фиг. 4 - функциональнаядешифратора распределения адрес 183387 О А 1 9/ОО, 15/46; 6 05 В 19/18 оборудованием и может быть использовано в программируемых системах управления технологическими объектами, алгоритм управления которых описывается с помощью временных булевых функций. Цель изобретения - повышение быстродействия при поразрядной обработке информации. Устройство содержит микроконтроллер 1, память пользователя 2, память таблицы данных 3, коммутатор 4, блок селективной записи 5, блок селективного чтения 6, блок ввода - вывода 7. Шины 8, 9, 10, 11 образуют внутреннюю магистраль и осуществляют связь микроконтроллера с памятью пользо- вателя, памятью таблицы данных, коммутатором, блоками селективной записи и селективного чтения. Шины 12, 13, 14 и 15 образуют внешнюю магистраль и осуществляют связь микроконтроллера с блоком ввода - вывода.,3 з.п, ф-лы, 8 ил. Программируемый контроллер (фиг, 1) содержит микроконтроллер 1, память 2 пользователя, память 3 таблицы данных, коммутатор 4, блок 5 селективной записи, блок 6 селективного чтения, блок ввода-вывода 7, шины выборки 8 (ВБР), адресные 9 (ВАОВА 19), информационные 10 (ВО . В 15), управляющие 11(упр), адресные 12 (АОА 18), информационные 13 (ДО . Д 7), управляющие 14 (упр,), прерывания 15 (прер.).дакто ректор М.Куль Заказ 2686 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ ССС 113035, Москва, Ж, Раушская наб., 4/5 изводственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101Шины 8, 9, 10, 11 образуют внутреннюю магистраль.Шины 12, 13, 14, 15 образуют внешнюю магистраль,Микроконтроллер 1 по интерфейсу внутренней магистрали соединен выходами СЯОСЯ 7, СЯТ, СЯ, СЯЯЮ/, ИВ; СЯЯВ выборки через шины 8 с соответствующими входами СЯО , СЯ 7 выборки памяти 2 пользователя, СЯТ 0, СЯ - выборки памяти 3 таблицы данных, СЯЯ, Иl, В/В - выборки блока 5 селективной записи, СЯЯ. В выборки блока 6 селективного чтения, адресными выходами ВАОВА 19 через шины 9 с адресными входами ВА 1 .ВА 12 памяти 2 пользователя, ВАОВА 15 памяти 3 таблицы данных, ВАО коммутатора 4, ВАО, ВА 12,ВА 14 блока 5, ВА 12ВА 15 блока 6, информационными входами/выходами В 0В 15 черезшины 10 с информационными входами/вы 5 10 20 ходами В ОВ 15 памяти 2 пользователя, В 0В 15 памяти 3 таблицы данных, информационными входами В О, В 8 блока 5 локальными информационными выходами 10, 8 блока 6, управляющими входами через шины 11 с управляющими входами В/ВО, В/В 1, ВО 0 Т/В памяти 2 пользователя, 0 Т/В, В%О, ИВ 1, В 0 памяти 3 таблицы данных, ВО блока 6.Микроконтроллер 1 через внешнюю ма- ЗО гистраль соединен адресными выходами АО , А 18 через шины 12, информационными входами/выходами ДОД 7 через шины 13, управляющими выходами (упр.) входами прерывания ЗПР через шины 15 с соответ ствующими адресными входами, информационными входами/выходами, управляющими входами, выходами прерывания блока ввода-вывода 7.Память 3 таблицы данных локальными 40 информационными входами 1 00, , Ю 15 соединена с соответствующими локальными информационными входами коммутатора 4.Коммутатор 4 локальными информаци онными выходами соединен с соответствующими локальными информационными входами блоков 5 и 6.Микроконтроллер 1 управляет обменом информацией с блоком ввода - вывода 7 по 50 шинам 1215 внешней магистрали, обменом информацией с памятью таблицы 3 данных, работой коммутатора 5, блока 5 селективной записи, блока 6 селективного чтения, 55Память 2 пользователя хранит программу, по которой микроконтроллер 1 осуществляет управление обменом информацией и работой всех функциональных элементов программируемого контроллера. Память 3 таблицы данных позволяет считать или записать информацию, которая поступает по информационным шинам 10 с последующей передачей слова ЮО , Е 015 информации на локальные информационные входы коммутатора 4.Коммутатор 4 в зависимости от состояния адресного сигнала ВАО на входе коммутирует на выход младший Е 00 , Ю 7 или старший 1 08.1 015 байт информации.Блок 5 селективной записи осуществляет чтение иэ памяти 3 таблицы данных (через коммутатор 4) младшего0007 или старшего08Ю 15 байта информации, запись бита В 00 или В 08 из микроконтроллера 1, "упаковку" этого бита в прочитанный иэ памяти 3 таблицы данных байт (ОЭО , Ю 7 или081 015) и запись "упакованного" байта в память 3 таблицы данных по соответствующим В 00В 07 или В 08 , В 015 информационным шинам 10 внутренней магистрали.Блок 6 селективного чтения осуществляет чтение из памяти 3 таблицы данных (через коммутатор 4) младшего 1 00107 или старшего Ю 81 015 байта информации, выделение из прочитанного байта бита информации и запись выделенного бита в микроконтроллер 1 по шинам 1 0 и 1 8 через соответствующие (В 0 и В 8) информационные шины 10 внутренней магистрали,Микроконтроллер 1 (фиг, 2, 3) содержит генератор 16 тактовых сигналов, элемент ИЛИ 17, микропроцессор 18, первый 19 и второй 20 контроллеры шины, приемо-передатчик 21, память 22 для хранения резидентного матообеспечения (ППЗУ "Резидент" ) буферный регистр 23, элемент ИЛИ 24, дешифратор 25 выбор адресного пространства, память 26 для организации стека, программируемый контроллер 27 прерываний, шинный формирователь 28, элементы И 29, ЗО, НЕ 31, шинный формирователь 32, элементы И 33, 34, шинные формирователи 35, 36, элементы ИЛИ 37, НЕ 38, И 39, 40, шинные формирователи 41, 42, элемент НЕ 43, схемы 44, 45 гальванического разделения сигналов.Дешифратор 25 выбора адресного пространства (фиг. 4) содержит дешифратор 46 выбора сегментов, дешифратор 47 выбора памяти внутри сегмента, дешифратор 48 выбора периферийных кристаллов (приемо-передатчика 21, программируемого контроллера 27 прерываний), элементы НЕ 49, 50, ИЛИ 51, 52, 53, 54, 55, И-НЕ 56, ИЛИ 57, 58, элемент НЕ 59,Память 3 таблицы (фиг, 5) содержит шины формирователи 60, 61, микросхемы 62, 63 памяти, шинные формирователи 64, 65.5 10 15 20 25 30 40 50 При этом на выходе дешифратора 25 формируется сигнал ОЕИ высокого уровня. Второй 55 Коммутатор 4 (фиг, 6) содержит шинныеформирователи 66, 67, 68, 69.Блок 5 селективной записи (фиг, 7) содержит буферный регистр 70, коммутатор61, первый 72 и второй 73 накопители, шинные формирователи 74, 75.Блок б селективного чтения (фиг. 8) содержит мультиплексор 76, коммутатор 77,шинный формирователь 78.Устройство работает следующим образом.Контроллер осуЩествляет обмен информацией между блоком ввода-вывода 7,подключенным к объекту. управления, попрограмме (командам) памяти 2 пользователя. В ыполнение команд контроллером можно представить последовательностьюциклов обмена, в течение .которых микроконтроллер 1 обращается к памяти 2 пользователя за командами, обмениваетсяданными с памятью 3 таблицы данных иливнешними устройствами. Микроконтроллер1 работает в максимальном режиме, прикотором сигналы управления обменом вырабатываются контроллером шины (19 или20 - фиг, 2), Обмен информацией с памятью2 пользователя, памятью 3 таблицы данных,управление коммутатором 4, блоками 5 и 6.осуществляется по внутренней магистрали,обмен информацией с блоком ввода - вывода 7 - по внешней магистрали.Микроконтроллер 1 работает следующим образом,Микроконтроллер 1 функционирует врежима РАБОТА (РАБ) или в режиме ПРОГРАММИРОВАНИЕ (ПРГ).При поступлении на вход ЯЕЯ генератора 16 через элемент ИЛИ 17 сигнала УСТ,вырабатываемого источником питания в режиме РАБ, или при нажатии кронки УСТ врежиме ПРГ генератор 16 вырабатывает навходы С К, СЖ, ВОУ микропроцессора 18сигналы, осуществляющие его синхронизацию (С К) и установку в исходное состояние(С В - УСТАНОВКА, ЯОУ - ГОТОВНОСТЬ). 4Тактовая частота с выхода С К генератора16 осуществляет также синхронизацию первого 19 и второго 20 контроллеров шины, свыхода ЯС К - синхронизацию приемо-передатчика 21. После того, как снимается сигнал УСТ, микропроцессор 18 выставляет насвоих выходах ЯТОЯТ 2 сигналы кода состояния, по которому микропроцессор 18извлекает первую команду, записанную вППЗУ "Резидент" с 22 в ячейке по адресуРРЕРОН. В этой ячейке хранится код команды безусловного перехода 3 МР, котораявказывает на начало системной программы- цикла обмена, Каждый цикл обмена характеризуется своим колом состояния ЯТОЯТ 2, который каждый раз выставляется на выходах микропроцессора 18.Одновременно с кодом состояния микропроцессор 18 выставляет на мультиплексированные шины адреса/данных ВАОВА 19 ВООВО 15 двадцатиразрядный адрес обращения ВАОВА 19, а на выходе ВНЕ - сигнал низкого уровня, являющийся признакам обращения в верхнюю часть памяти (старшие байты).Код состояния с выхода микропроцессора 18 поступает на первый 19 и второй 20 контроллеры шины. В соответствии с кодом состояния контралл;,ры 19 и 20 формируют сигналы А Е, ОЕИ, ОТ/й управления, необ. ходимые для орга:;изации цикла обмена с памятью или блокам ввода-вывода. Адрес обращения ВАОВА 19, выставленный йа мультиплексированных шинах, должен быть зафиксирован и сохранен в течение всего цикла обмена, для чего используется внешник регистр-защелка 23, куда записываетсяаресная информация с помощью короткого импульса А Е (стробирующий сигнал з:писи адреса), поступающего с выхода пер ого 19 или второго 20 контроллера через элемент ИЛИ 24 на вход регистра 23. Поскольку выходы регистра 23 и входы ЯО;Я 2 контроллеров 19, 20 непосредственно подклочены к внутренней магистрали, то демультиплексированный адрес ВАОВА 19 обращения, сигнал ВНЕ признака обращения верхнюю часть памяти и код состояния ЯТОЯТ 2 немедленно устанавливаются на шинах внутренней магистрали.По установленному на внутренней шине адресу дешифратор 25 выбора адресного пространства выбирает определенную этим адресом область (сегмент) адресов из общего поля памяти. Если установленный на внутренней шине адрес попадает в область адресов, заранее определенных как локальное/адрес ППЗУ "Резидент" 22, памяти 26стека, памяти 2 пользователя, памяти 3 таблицы данных, периферийных кристаллов: контроллера 27, приемопередатчика 21; то сигналом ОЕМ с выхода дешифратора 25 выбирается первый 19 контроллер шины. 20 контроллер шины не выбирается и обмен по внешней магистрали не происходит. Демул ьтиплексированный адрес обращения на адресные шины 12 внешней магистрали не поступает, так как выводы шинного формирователя 28 приведены в высокоипедансное. состояние высоким уровнем управляющего сигнала ОЕМ с выхода дешифратора 25. Сигнал СЕЙ поступая на10 15 20 25 30 35 40 45 50 55 вход первого 19 контроллера шины "Открывает" один из командных выходов ЧТН, ЗАП, ПРМ, ВДЧ определяемый кодом состояния из микропроцессора 18 и тем самым, соответствующей областью (сегментом) памяти, выбранной дешифратором 25 из общего поля памяти,Сигнал с выхода ОЕч первого 19 контроля шины, поступающий через элементы И 29, 30, НЕ 31 на вход шинного формирователя 32 разрешает прохождение данных ВООВО 15 через шинный формирователь 32, Причем, направление передачи определяет уровень сигнала с выхода ОТ/В перво го 19 контроллера шины (ОТ/В = 0 в режиме чтения, ОТ/В = 1 в режиме записи).Элементы И 33, 34 организуют прохождение сигналов ЯВО (запись младшего байта) или М/В 1 (запись старшего байта) в режиме записи по командному сигналу ЗАП с выхода первого 19 контроллера шины,Если установленный на шинах внутренней магистрали адрес попадает в область адресов, заранее определенных как внешние, то сигналом ОЕМ с выхода дешифратора 25 выбирается второй 20 контроллер шины. Сигнал ОЕМ с выхода дешифратора .25 (" открывает" выходы шинного формирователя 28 через который демультиплексированный адрес обращения поступает на адресные шины 12 (" открывается" один из командных выходов второго 20 контроллера шины, с котороо командный сигнал через шинный формирователь 35 или 36 (в зависимости от выполняемой команды) поступает на шины управления 14 в виде сигналов ЧТН, ЗАП, ПРМ, ВДЧ. Обмен данными по внешней магистрали происходит в асинхронном режиме, для чего на вход ВОУ генератора 16 через элемент ИЛИ 37 поступает из внешней магистрали (от блока ввода - вывода) сигнал ОТВ, который является сигналом асинхронного ответа на командные сигналы ЧТН, ЗАП, ПРМ, ВДЧ, формируемые вторым 20 контроллером шины. Сигнал с выхода ОЕМ второго 20 контроллера шины, поступающий через элементы НЕ 38, 39 или НЕ 38, 40 на вход шинного формирователя 41 или 42 (в зависимости от адресного сигнала ВАО через элемент НЕ 43) разрешает прохождение данных на информационные шины 13, причем, направление передачи данных Д 07 .Д 7 определяет уровень сигнала с выхода РТ/В второго 20 контроллера шины.Связь устройства с сервисным оборудованием осуцествляется приемо-передатчиком 21 по командным сигналам ЧТН илиЗЛП от первого 19 контроллера шины через схемы 44, 45 гальванического разделения сигналов,Дешифратор 25 выбора адресного пространства (фиг, 3) работает следующим образом.После того, как микропроцессор 18 выставил на мультиплексированные шины адреса/данн ых двадцати раз рядн ый двоичн ый адрес обращения, сигналы адреса ВА 16ВА 19 по адресным шинам 9 поступают на дешифратор 46, ВА 14, ВА 15 - на дешифратор 47, ВАЗ, ВА 4 - на дешифратор 48, Кроме того, от первого 19 контроллера шины по шинам управления 11 на вход дешифратора 28 через элемент НЕ 50 поступает сигнал ВДЧ на элементы И-НЕ 56, ИЛИ 58 сигналЧТН, на элемент ИЛИ 58 сигнал ЗАП. В зависимости от того, какую область памяти определяет адресное слово обращения (локал ьную или в неш н юю) де шифраторы 46, 47, 48 вырабатывают соответствующие сигналы выборки; ОЕЙ - выбор первого 19 контроллера шины при обмене информацией по внутренней магистрали, (ГЕН - выбор второго 20 контроллера в шины при обмене информацией с блоком ввода-вывода по внешней магистрали, Яс, Яо, Яр, Яо, Я 1, Я 2, Яз - выбор сегментов С (ввод - вывод по внешней магистрали), О (память внешней магистрали), Р (ППЗУ "Резидент" ), 0 (ППЗУ "Резидент" 22, память стека 26, память 3 таблицы данных, периферийные кристаллы), 1 (селективное чтение из памяти 3 таблицы данных, селективная запись в память 3 таблицы данньх), 2, 3 (память 2 пользователя), соответственно, из общего поля памяти контроллера, СЯТО - выбор памяти 3 таблицы данных в сегменте 0; СЯАВ - выбор памяти при обращении к памяти 2 пользователя в сегментах 2, 3, С - сигнал выборки обобщений, СЯЕРВОМ - выбор ППЗУ "Резидент" 22, СЯВАМ - выбор памяти стека 26, Р - признак селективной записи, СЯРО, СЯЯВ - выбор блока 5 селективной записи, блока 6 селективного чтения, соответственно, Соответствующие сигналы выборки по шинам выборки 8 поступают на выбранный адресным словом обращения функциональный блок программируемого контроллера.Память 3 таблицы данных (фиг. 4) работает следующим образом.Сигналы со входом выборки памяти 3 таблицы данных поступают на входы выборки микросхемы 62 памяти - сигналы СЯТО, ВО, ЙИО, микросхемы 64 памяти - сигналы СЯТО, ВО, ВIВ 1 шинного формирователя 64 - сигналы ОТ/В, СЯ, шинного формирователя 65 - сигналы ОТ/В, СЯ. Информация записывается (или считывается) е микросхемы 62, 63, Признаком записи или ч 1 ния инфор 1833870 10, мации являются соответственно сигналы ЯВО (запись младшего байта) КЙ 1 (запись старшего байта) или ЙО (чтение). Направление передачи информации определяет уровень (низкий или высокий) сигнала ОТЯ.В режиме записи информация, которую необходимо записать в микросхемы 62., 63 поступает с информационных входов-выходов памяти 3 на входы шинного формирователя 64 - младший ВООВО 7, на входы шинного формирователя 65 - старший ВО 8 , В 015 байт. Адресные ВАСВА 7 и ВА 8 . ВА 15 сигналы с соответствующих адресных входов памяти 3 поступакю на входы шинных формирователей 60 и 61 соответственно, которые формируют адресные сигналы ВА 1 , ВА 11 на адресные входы микросхем 62, 63. Информация с шинных формирователей 64 (младший байт ВООВО 7) 65 (старший байт ВР 8В 015) записывается соответственно, в микросхемы 62, 63 по адресу ВА 1ВА 11. В режиме чтения с адресных входов памяти 3 на входы шинных формирователей 60, 61 поступают адресные сигналы ВАОВА 7, ВА 8ВА 15 соответственна. Шинные формирователи 60, 61 формируют на адресные входы микросхемы 62, 63 адресные сигналы ВА 1ВА 11.Информация, считанная по адресу ВА 1ВА 11 из микросхемы 62 (младший байт ВООВ 07) или 63 (старший байт ВОЗ , ВО 15) через двунаправленные шинные формирователи 64, 65 поступает на информационные входы/выходы памяти 3.Считанная из микросхем 62, 63 информация поступает также на локальные информационные выходы 1 00 , 1 015 памяти 3.Коммутатор 4 (фиг, 5) работает следующим образом.Информационное слово 100Ю 15, поступающее с локальных информационных входов коммутатора 4, распределяется по информационным входам шинных формирователей 66, 67, 68, 69 по 4 битаОО1 ОЗ, Ю 81 011, Ю 41 07, Ю 12Ю 15 соответственно, Адресный бит ВАО поступает с адресного входа коммутатора 4 на инверсный адресный вход каждого шинного формирователя бб, 68 и прямой адресный вход каждого шинного формирователя 67, 69, разрешая при этом прохождение через шинные формирователи 66, 68 полубайтов 1 00 , 1 03, 1 04 , 1 07 информации, соответственно, через шинные формирователи 67, 69 полубайтов Ю 81 011, 1 012 , 1.015 информации соответственно. С выходов шинных формирователей 66, 68,и 67, 69 группируется младший ЮО 1 07 или старший Ю 81 015 соответственно, байт ин 50 Сигнал СЯЯй со входа выборки блока 5, поступающий на разрешающие входы каждага шинного формирователя 74, 75, разрешает прохсждение двух одинаковых логически обработанных байтов нэ локальные информационные выходы 1 ОО , Ю 15 блоа 5 через информационные шины 10(фиг, 1) на информационные входы/выходы па 3,Блок б селективного чтения (фиг, 7) работает следующим образом. 5 10 15 20 25 30 35 40 45 формации, поступающий на локальные информационные входы коммутатора 4.Блок 5 селективной записи(фиг, 5) раба тает следуюшим образом.Младший 100 . 07 или старший 108 , 1 015 байт информации с локальных информационных входов блока 5 поступает на информационные входы буферного регистра 70, то его оазрешающий вход поступает со входа выборки блока 5 сигнал Юй признака селективной записи, разрешая тем самым, запись байта информации в регистр 70, Записанный байт информации с выхода регистра 70 распределяется по четырем входам каждого накопителя 72, 73 следующим образам ,на четырех входа накопителя 72 - , младший полубайт ЫО1 03 или 1081 011, на четыре входа накопителя 73 - старший полубайт 1 04.1 07 или Ю 12 1015, Кроме того, на другие четыре входа каждого накопителя 72, 73 поступают три адресных сигнала ВА 12ВА 14 с адресных входов блока 5 и бит информации ВОО или ВО 8, причем, бит выбирается из информационных сигналов ВОО и ВО 8, поступающих с информационных входов блока 5 сигналом ВАО с адресного входа блока 5 на вход коммутатора 71. Адресными сигналами ВА 12ВА 14 определяется номер бита в байте информации, подлежащего логической обработке в накопителях 72, 73 программируемой логической матрице. Программируемая логическая матрица осуществляет логическую обработку поступивших на ее входы сигналов ("упаковку" бита информации ВОО или В 08 в байт 1 00.1.07 или 1 О 8 .;, Ж 15), Логически обработанный байт информации с выхода программируемой логической единицы распределяется: четыре бита Ю 0ШЗ или 1081 011 с выхода накопителя 72 - нэ четыре входа каждого шинного формирователя 74, 75, четыре бита 1 04 .07 или 1 0121 015 с выхода накапителч 73 - на другие четыре входа каждого шинного формирователя 74,75, Таким образом, на входы каждого шиннога формирователя 74, 75 поступает логически обработанный байт (младший или старший) информации.На информационные входы демультиплексора 76 поступают информационныесигналы (младший 1 ООЮ 7 или старшийЮ 8 , Ы 15 байт) с информационных входовблока 6, на адресные входы демультиплексора 76 садресных входов блошка 6 поступают адресные сигналы ВА 12 , ВА 14. Взависимости от кода адресных сигналовВА 12ВА 14 демультиплексор 76 выбираетиз байта бит информации. С выходов (прямого и инверсного) демультиплексора 76выбранный бит информациипоступает надва информационных входов коммутатора77, Кодом адресного сигнала ВА 15, поступающего с адресного входа блока 6 на разрешающий вход коммутатора 77, последнимкоммутируется на выход поямой или инверсный выбранный бит информации. СигналыГЗ, СЯЯВ, поступающие со входом выборкиблока 6 на входы коммутатора 77 сигнал ЙО) 20и шинного формирователя 78 сигналы ЙО,СЯВКА) разрешают прохождение выбранного бита информации через шинный формирователь на локальные информационныевыходы 1 ОО и .О 8 блока 6 через информационные шины 10 (фиг. 1) на информационные входы микроконтроллера 1,Формула изобретения1. Программируемый контроллер, содержащий память пользователя, память 30таблицы данных, блок ввода - вывода и микроконтроллер, первые адресный, управляющий выходы и выходы выборки которогочерез внутреннюю магистраль соединены содноименными входами памяти пользавателя и памяти таблицы данных, первыеинформационные вход и выход микроконтроллера соединены с одноименными входами и выходами памяти пользователя ипамяти таблицы данных, вторые адресный и 40управляющий выходы, вторые информацйонные вход и выход и вход прерывания микроконтроллера через внешнюю магистральсоединены с одноименными входами и выходами блока ввода - вывода, о т л и ч а ю - 45щ и й с я тем, что, с целью повышениябыстродействия при поразрядной обработке информации, в него введены блоки селективной записи и селективного чтения икоммутатор., адресный вход которого подключен к первому адресному выходу микроконтроллера, информационные входы коммутатора подключены к информационным выходам памяти таблицы данных, выход коммутатора подключен к первому информационному входу блока селективной записи и информационному входу блока селективного чтениявторой информационный вход блока селективной записи иинформационный выход блока селективного чтения подключены соответственно к первым информационным выходу и входу микроконтроллера, инрформационный выход блока селективной записи подключен к информационным входам/выходам памяти таблицы данных, адресные входы и входы выборки блоков селективной записи и селективного чтения подключены соответственно к первому адресному выходу и выходам выборки микроконтроллеоа, управляющие выходы записи и чтения которого соединены соответственно с входом записи блока селективной записи и входом чтения блока селективного чтения,2. Контроллер по и. 1, о т л и ч а ю щ и йс я тем, что коммутатор содержит четыре шинных формирователя, причем, управляющие входы каждого шинного формирователя соединены между собой и подключены к адресному входу коммутатора, информационные входы каждого шинного формирователя подключены к информационным входам коммутатора, информационные выходы каждого шинного формирователя подключены к выходу коммутатора.3, Контроллер по и. 1, о т л и ч а ю щи йс я тем, что блок селективной записи содержит буферный регистр, коммутатор, первый и второй накопители, первый и второй шинные формирователи, причем, информационные и разрешающий входы буферного регистра соединены соответственно с первым информационным входом и входом записи блока селективной записи, два информационных и один управляющий входы коммутатора соединены соответСтвенно с вторым информационным и адресным входами блокавыход коммутатора соединен с каждым первым информационными входами первого и второго накопителей, вторые информационные входы которых подключены к вь,ходам буферного регистра, адресные входы первого и второго накопителей соединены между собой и подключены к адресному входу блока селективной записи, выходы первого накопителя подключены к первым информационным входам первого и второго шинных формирователей, выходы второго накопителя подключены к вторым информационным входам первого и второго шинных формирователей, управляющие входы которых подключены к входу выборки блока селективной записи,4, Контроллер по и. 1, о т л и ч а ю щи йс я тем, что блок селективного чтения содержит мультиплексор, коммутатор и шинный формирователь, выход которого подключен к информационному выходу блока, управляющий вход шинного формирователя соединен с управляющим входом коммутатора иподключен к входу чтения блока селективного чтения, разрешающий вход шинного формирователя соединен с входом выборки блока, информационный вход шинного формирователя подключен к выходу коммутатора, адресный вход которого подключен к адресному входу блока, а два информационных входа подключены к прямому и инверсному выходам мультиплексора, адресный и информационный 5 входы которого являются одноименнымивходами блока,