Устройство для контроля микропроцессорной системы

(5)5 6 06 ) 11/ ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБРЕТЕНИ(54) УСТРОЙСТВО ДЛЯ КОНТР РОПРОЦЕССОРНОЙ СИСТЕМЬ (57) Изобретение относится к в ной технике и может быть исполь построении надежных микропр систем и микроЭВМ. Цель изо расширение функциональных стей за счет обеспечения контр дов от команд всех типов и с аппаратурных затрат, Поставл достигается путем введения в первой 5, второй 6, третьей 7 схе ОЛЯ МИКТкачев, В.Ю,Пи.Н.Тимонькин,ко во СССР(21) 4780948/ (22) 09.01.90 (46) 23.12,91, (72) Н.Ф.Сид кин, Б.В.О С.Н,Ткаченко (53) 681.3 (08 (56) Авторско М 862144, кл1980.Авторско М 1287161, к Б)ол. М 47оренко, М.Пстроумов, и В,С,Харче8.8)е свидетельс 6 06 Р 11/О ычислительзовано при оцессорных бретения - возможнооля перехоокращение енная цель устройство м свертки1700558 ставитель Н,Сидоренкохред М.Моргентал, Кор Э Лончакова едактор О,Хрипта Производственно-издательский комбинат "Патент", г, Ужгород, ул,Гагарина, 101 аз 4468 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ ССС 113035, Москва, Ж, Раушская наб., 4/51700558 по модулю п, Устройство также содержит накапливающий сумматор 2,схему 3 сравнения, дешифратор 4 кодов команд, элементы И 8 и 9, элементы ИЛИ 10 и 11, триггер 12 и блок 13 фиксации ошибки, Сущность изобретения состоит в расширении функциИзобретение относится к вычислительной технике и может быть использовано при построении надежных микропроцессорных систем и микроЭВМ.Известен микропрограммный процессор, содержащий операционный блок, блок памяти микрокоманд, регистр микрокоманд, регистр адреса, регистр кода операций, первый и второй узлы ветвления, блок сопряжения с ОЗУ, сумматор приращений, счетчик микрокоманд, дешифратор, узел проверки нуля, узел проверки единицы, первый - четырнадцатый элементы И, первый - третий триггеры, первый - седьмой элементы ИЛИ первый - четвертый элементы НЕ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ.Недостатками данного устройства являются узкие функциональные возможности и большие аппаратурные затраты,Известен также микропрограммный процессор с контролем, содержащий операционный блок, блок памяти микрокоманд, регистр микрокоманд, два регистра адреса, регистр кода операций, блок сравнения, триггер фиксации сбоя, двенадцать элементов И, пять элементов ИЛИ, два элемента НЕ, элемент задержки, триггер признака, сумматор по модулю 2,Недостатками данного устройства также являются узкие функциональные возможности и большие аппаратурные затраты.Наиболее близким из известных устройств к предлагаемому изобретению по технической сущности и достигаемому положительному эффекту является устройство для контроля микропроцессорной системы, которое содержит первый - третий регистры операндов, первый и второй буферные регистры адреса, первый в трет блоки сравнения, счетчик команд, первый и второй сумматоры, формирователь сигналов опроса, коммутатор, первый и второй триггеры управления, триггер отказа, формирователь константы, первый - шестой элементы И, дешифратор кода операции, первый-четвертый элементы ИЛИ. Единичный выход первого триггера управления соединен с первым входом первого элемента И, выход ональных возможностей устройства за счет обеспечения контроля переходов к последующим каналам от команд всех типов и сокращении аппаратурных затрат за счет организации контроля адресов по модулю, 5 ил,первого элемента ИЛИ соединен с первымвходом второго элемента И, выход третьегоэлемента И соединен с первым входом второго элемента ИЛИ. Первые входы с перво 5 го по третий блоков сравнения иинформационные входы первого и второгобуферных регистров адреса подключены квходу адреса устройства для подключения кадресному входу контролируемой микро 10 процессорной системы,Информационные входы с первого потретий буферных регистров операндов подключены к входу данных устройства дляподключения к информационному выходу15 контролируемой микропроцессорной системы. Первые входы третьего и четвертогоэлементов И, входы синхронизации второгобуферного регистра адреса и первого триггера управления и первый синхровход фор 20 мирователя сигналов, опроса подключены квходу управления устройства для подключения к выходу синхронизации контролируемой микропроцессорной системы, Вторыевходы первого и третьего элементов И и ин 25 версный вход четвертого элемента И подключены к входу управления устройства дляподключения к выходу состояния контролируемой микропроцессорной системы, Входы синхронизации с первого по третий30 буферных регистров операндов и первыйразрешающий вход формирователя сигналов опроса подключены к входу управленияустройства для подключения к выходу разрешения ввода контролируемой микропро 35 цессорной системы, Разрешающий входпервого буферного регистра операндов,второй вход второго элемента И и второйразрешающий вход формирователя сигналов опроса подключены к входу управления40 устройства для подключения к выходу реализации цикла чтения кода команды контролируемой микропроцессорной системы,Тактовый вход устройства подключен квторому входу четвертого элемента И, к45 третьему входу третьего элемента И, к второму синхровходу формирователя сигналовопроса и входу синхронизации триггера отказа. Выход первого буферного регистра510 15 20 25 30 35 40 45 50 55 операндов соединен с входом дешифратора кода операции, выходы которого соединены с входами первого элемента ИЛИ, выход которого соединен с Я-входом второго триггера управления и разрешающим входом второго буферного регистра адреса, Выход последнего соединен с первым входом первого сумматора, второй вход которого соединен с входом формирователя константы, соединенного информационным входом с выходом второго триггера управления. Разрешающий вход формирователя константы подключен к входной шине единичного потенциала устройства, а выход первого сумматора соединен с вторым входом втброго блока сравнения, выход которого соединен с первым информационным входом коммутатора.Выход третьего элемента И соединен с первым входом третьего элемента ИЛИ, выход которого соединен со счетным входом счетчика команд, с прямым входом пятого элемента И и Я-входом второго триггера управления. Выход четвертого элемента И соединен с вторым входом третьего элемента ИЛИ, вторым входом второго элемента ИЛИ и первым входом шестого элемента И, выход которого соединен с первым информационным входом формирователя сигналов опроса, Выход счетчика команд соединен с инверсным входом пятого элемента И и первым входом второго сумматбра, второй вход которого соединен с выходом первого буферного регистра адреса, вход синхронизации которого соединен с выходом пятого элемента И. Выход второго элемента И соединен с Р-входом первого триггера управления, выход которого соединен с первым управляющим входом коммутатора и вторым входом шестого элемента И, выход которого соединен с вторым информационным входом формирователя сигналов опроса и первым входом четвертого элемента ИЛИ, выход которого соединен с входом сброса счетчика команд.Первый - пятый выходы опроса формирователя сигналов опроса соединены соответственно с вторым управляющим входом коммутатора, третьим управляющим входом коммутатора, разрешающим входом второго буферного регистра операндов, разрешающим входом третьего буферного регистра операндов и вторым входом четвертого элемента ИЛИ, Выходы второго и третьего буферных регистров операндов соединены с вторым входом первого блока сравнения, выход которого соединен с вторым информационным входом коммутатора. Выход второго сумматора соединен с вторым входом третьего блока сравнения,выход которого соединен с третьим информационным входом коммутатора. Его выход соединен с О-входом триггера отказа, выход которого является выходом отказа устройства, а выход второго элемента ИЛИ соединен с четвертым управляющим входом коммутатора,Недостатками данного устройства являются узкие функциональные воэможности, так как в нем не обеспечивается контроль правильности выполнения таких команд условных переходов, для выполнения которых требуется неизменное число тактов, не зависящее от значения проверяемого условия (команд типа 3 ХХ), контроль правильности выполнения команд безусловных переходов(ЗМР, СА 1) и команды вызова подпрограммы (ВЯТИ), большие аппаратурные затраты.Целью изобретения является расширение функциональных возможностей путем обеспечения контроля переходов от команд всех типов и уменьшение аппаратурных затрат.Поставленная цель достигается следующим. Устройство содержит накапливающий сумматор, схему сравнения, триггер, дешифратор кодов команд, два элемента И,два элемента ИЛИ, блок фиксации ошибки, Первый вход первого элемента соединен с первым разрядом входа устройства для подключения к шине данных контролируемой микропроцессорной системы, Второй вход первого элемента И соединен с входом устройства для подключения с выходом синхронизации упомянутой системы. Третий вход первого элемента И, первый вход второго элемента И и синхровход триггера соединены с тактовым входом устройства.Для достижения поставленной цели в устройство введены три схемы свертки по модулю и. Первый, второй и третий входы первой схемы свертки по модулю и соединены с шиной нулевого потенциала устройства, а четвертый, пятый и шестой входы -соответственно с первым, вторым и третьим разрядами входа устройства для подключения к шине данных контролируемой системы. Группа выходов первой схемы свертки по модулю и соединена с первой группой информационных входов накапливающего сумматора. Вход дешифратора кодов команд подключен к входу устроиства для подключения к шине данных контролируемой системы, его первый и второй выходы - к первым входам первого и второго элементов ИЛИ, а третий выход - к вторым входам первого и второго элементов ИЛИ, Их выходы соединены соответственно с первым и вторым разрядами второй группы информа 1700558ционных входов накапливающего сумматора, третий - гп-й раряды второй группы информационных входов которого соединены с шиной нулевого потенциала устройства,Четвертый выход дешифратора кодов команд соединен с управляющим входом накапливающего сумматора, Выход первого элемента И подключен к информационному входу триггера. Группа входов и группа выходов второй схемы свертки по модулю и соединены соответственно с входом устройства для подключения к шине адреса контролируемой системы и с первой группой входов схемы сравнения. Ее выход подключен к информационному входу блока фиксации ошибки. Вход начальной установки устройства соединен с входами начальной установки триггера блока фиксации ошибки накапливающего сумматора, группа выходов которого соединена с группой входов третьей схемы свертки по модулю и, группа выходов которой подключена к второй группе входов схемы сравнения, Выход триггера соединен с вторым входом второго элемента И, выход которого подключен к входам синхронизации накапливающего сумматора и блока фиксации ошибки, выход которого является выходом, устройства,На фиг. 1 представлена функциональная схема устройства для контроля микропроцессорной системы; на фиг, 2 блок-схема дешифратора кодов команд; на фиг. 3 - блок-схема накапливающего сумматора; на фиг. 4 - схема блока фиксации ошибки; на фиг. 5 - временные диаграммы работы устройства.устройство содержит контролируемый микропроцессор 1, накапливающий сумматор 2, схему 3 сравнения, дешифратор 4 кодов команд, первую 5, вторую 6 и третью 7 схемы свертки по модулю и, первый 8 и второй 9 элементы И, первый 10 и второй 11 элементы ИЛИ, триггер 12, блок 13 фиксации ошибки,На схеме (фиг, 1) обозначены выход 14 схемы 3 сравнения, выход 15 элемента И 8, прямой выход 16 триггера 12, шины 17 и 18 адреса и данных соответственно, часть 19 шины данных, включающая разряды ОЗ, 04, 05 шины данных 18, первый 20, второй 21, четвертый 22 и третий 23 выходы дешифратора кодов команд И, выход 24 разряда 05 шины 18 данных, выход 25 разряда синхронизации шины управления микропроцессора 1, первый.в-й выходы 26.1 - .26 в второй 6 схемы свертки по модулю и, первыйв-й выходы 27.127 гп накапливающего сумматора 2, первый.п 1-й выходы 28,1,28 в третьей 7 схемы свертки по модулю и, первыйгл-й выходы 29,1,29 гп первой 5 схемы свертки по модулю и, выход 30второго 9 элемента И, первый 31 и второй 32входы устройства, выход 33 устройства,5 На фиг. 2 - 4 приведены элементы 34 -255,Первый вход первого 8 элемента И соединен с выходом разряда О 5 шины 18 данных микропроцессора, второй вход первого10 8 элемента И соединен с выходом 25 сигнала БУМС микропроцессора 1, Третий входпервого 8 элемента И, первый вход второго9 элемента И, синхровход триггера 12 соединены с входом тактовых импульсов пер 15 вой фазы Ф 1 микропроцессора, которыйявляется первым 31 входом устройства. Напервый, второй, третий входы первой 5 схемы свертки по модулю и поданы сигналы"Лог. О", а четвертый, пятый, шестой входы20 соединены соответственно с разрядами ОЗ,04, 05 шины данных 18 микропроцессора,Первый 29.1 ю-й 29,гл выходы первой5 схемы свертки по модулю и соединены спервой группой информационных входов25 01.0 гп накапливающего сумматора 2 соответственно. Входы дешифратора 4 кодов команд соединены с шиной 18 данныхмикропроцессора, первый 20, второй 21 выходы дешифратора 4 кодов команд соединеЗО ны с первыми входами первого 10 и второго11 элементов ИЛИ соответственно, Третий23 выход дешифратора кодов команд соединен с вторыми входами первого 10 и второго11 элементов ИЛИ, выходы которых соеди 35 нены соответственно с первым А 1 и вторымА 2 входами второй группы информационных входов А 1 Ащ накапливающего сумматора 2. ао На входы АЗ,Агп второй группы информационных входов А 1 Ап 1 накапливающего сумматора поданы сигналы "Лог, 0", Четвертый 22 выход дешифратора 4 кодов команд соединен с управляющим входом накапли вающего сумматора 2. Выход 15 первого 8элемента И соединен с информационным входом триггера 12, Входы с 1 по 16 второй 6 схемы свертки по модулю и соединены с одноименными разрядами шины 17 адреса 50 микропроцессора. Первый 26.1 щ-й 26 ввыходы второй 6 схемы свертки по модулю псоединены соответственно с первой группой входов А 1 Агп схемы 3 сравнения, выход 14 которой соединен с первым входом 55 блока 13 фиксации ошибки, Вход 32 начальной установки микропроцессора является вторым входом устройства и соединен с входами К начальной установки триггера 12 и накапливающего сумматора, а также с вторым входом блока 13 фиксации ошибки.Выходы с первого по п 1-й 27.1.27 п 1 накапливающего сумматора 2 соединены соответственно с первым в-м входамитретьей 7 схемы свертки по модулю и, первый в-.й выходы 28,1.26 а которой соединены с второй группой входов В 1 Вп 1схемы сравнения 3 соответственно. Выход16 триггера 12 соединен с вторым входомвторого 9 элемента И, выход 30 которогосоединен с входом синхронизации накапливающего сумматора 2 и третьим входом блока 13 фиксации ошибки, а выход блока 13фиксации ошибки является выходом устройства,Устройство работает следующим образом.Все команды микропроцессора, например КР 580 ИКЗОА, по способам адресацииможно разделить на линейные команды (незадающие ветвлений в программе), команды условного перехода с непосредственнойили стековой адресацией и команды безусловного перехода с непосредственной, стековой и косвенно-регистровой(неявной)адресацией. Есть также команда обработки 25прерываний ВЯТ, которая относится к командам безусловного перехода, но отличается тем, что адрес следующей за нейкоманды определяется значениями еетретьего-пятого разрядов. 30По количеству байтов все эти командыможно разделить на однобайтные, двухбайтные и трехбайтные.В предлагаемом устройстве контрольпереходов между командами осуществляется путем сравнения не самих значений фактического и предполагаемого адресовкоманд, а их сверток по модулю п. Сверткапо модулю и фактического адреса получается путем подачи кода фактического адреса 40команды с шины адреса на входы схемысвертки по модулю и,Чтобы получить свертку по модулю ипредполагаемого адреса, используется следующий подход. По коду команды определяется адрес перехода, который зависит оттого, какая была текущая команда: однобайтная, двухбайтная, трехбайтная или командаЯЯТ. Адрес новой команды определяетсяадресом текущей команды, увеличенным на 50единицу, если текущая команда однобайтная, увеличенным на двойку, если текущаякоманда двухбайтная, и увеличенным натри, если команда трехбайтная, После этогонеобходимо найти свертку по модулю и от 55полученной суммы, чтобы затем сравнить еесо сверткой по модулю и кода фактическогоадреса,Если же выполняется команда ВЯТ, тонеобходимо получить свертку по модулю и адреса следующей команды, подав на входы схемы свертки значения нулевого-пятого разрядов, кода команды (ООИМИООО), причем значения первых трех разрядов должны быть равны нулю.Для обеспечения нормальной работы устройства необходимо при кодировании адресов, команд, следующих за командами условных и безусловных переходов, обеспечить выполнение условия: адрес каждой команды, следующей после команды условного и безусловного перехода, незави, симо от значения проверяемого логического условия должен иметь код свертки по модулю и, равный (Х+3) побп, где Хостаток по модулю и, соответствующий свертке адреса, команды условного или безусловного перехода, которая всегда имеет три байта, кроме команды ВЯТИЧ,Особенность реализации данного подхода заключается в том, что для получения резул ьтирую щей свертки по модулю и и редлагаемого адреса команды используется не сам ее адрес, а свертка по модулю адреса предыдущей команды и его приращения,Перед началом работы на вход 32 устройства подается сигнал высокого уровня длительностью не менее трех периодов тактовой частоты микропроцессора 1. Этим сигналом микропроцессор устанавливается в исходное состояние, следовательно, в исходное нулевое состояние устанавливаются триггер 12 устройства и триггер блока 13 фиксации ошибки, а также накапливающий сумматор 2. После этого в микропроцессоре начинается такт Т 1 машинного цикла М 1 выборки команды, Машинный цикл М 1 со. провождается выдачей сигнала БУЙ в такте Т 1. При этом на шину 18 данных микропро цессора выдается слово состояния микропроцессора, в котором разряд 05 в цикле М 1 равен единице, а во всех остальных циклах - нулю. При появлении на входах элемента И 8 единичных значений сигнала ЯУСС, тактового импульса первой фазы Ф 1 и разряда 05 слова состояния на вход триггера 12 подается "1", и по спаду синхроимпульса Ф 1 триггер переходит в единичное состояние. Сигналом на своем прямом выходе триггер отпирает элемент И 9,В такте Т 2 по переднему фронту импульса ОВМ из ПЗУ в микропроцессор по шине 18 данных начинает выдаваться код выбираемой команды. Код команды поступает в дешифратор кодов команд, когорый оп ределяет, какой является текущая команда . од нобайтной, двухбайтной, трехбайтной или командой БЯТ. Это необходимо для ого, чтобы определить код предоагаемого приращения адреса следрощ -.й к,"лъды.10 15 Если команда является линейной одно- байтной, то адрес следующей команды будет равен адресу предыдущей, увеличенному на единицу. При этом на выходе 20 дешифратора 4 кодов команд появится единица, которая через элемент ИЛИ 10 поступит на вход А 1 накапливающего сумматора 2. На вход А 2 накапливающего сумматора 2 поступает "0", так как на выходах 21 и 23 дешифратора 4 кодов команд нулевой сигнал. Таким образом, на входах А 1 и А 2 накапливающего сумматора 2 сформирован код приращения, равный единице (01), который сложится с содержимым накапливающего сумматора при появлении нэ его синхровходе 30 синхросигнала. Этот сигнал будет сформирован элементом И 9 при поступлении на его вход тактового импульса первой фазы Ф 1 и единичного сигнала с триггера 12, Результат суммирования запоминается и выдается с выходов 27.127 ги накапливающего сумматора на входы схемы свертки 7 по модулю и, где образуется окончательная свертка по модулю и предполагаемого кода адреса следующей команды,Третья 7 схема свертки по модулю и необходима для того, чтобы парировать ситуацию, когда в результате некоторой последовательности поступления команд на выходах сумматора 2 появится код числа, значение которого больше или равно значению модуля и (например, и=З, а на выходе сумматора число (1 Щ, Но так как свертка по модулю 3 числа равна "0", произойдет ложное несравнение адресов, Поэтому производится нахождение свертки еще раз,Полученная свертка по модулю и предполагаемого кода адреса следующей команды поступает со схемы 7 свертки на входы схемы 3 сравнения, на вторую группу входов которой со схемы 6 свертки поступает свертка по модулю и фактического кода адреса. Адрес на входы схемы 6 свертки выдается с одноименных разрядов шины 17 адреса микропроцессора одновременно с выдачей слова состояния микропроцессора на шину 18 данных, В схеме 3 сравнения происходит сравнение сверток по модулю и кода предполагаемого адреса и фактического адреса следующей команды, В случае не- сравнения единичный сигнал с выхода схемы 3 сравнения поступает на информационный вход триггера блока 13 фиксации ошибки и переводит триггер в единичноесостояние, На выходе 33 устройства появляется единица, что соответствует ошибке, Если же произошло совпадение сверток, то триггер блока 13 фиксации ошибки останется в нулевом состоянии,20 25 30 35 40 45 50 55 Если выполняемая команда являетсялинейной двухбайтной, то адрес следующей команды будет равен адресу текущей, увеличенному на два. При этом на выходе 21 дешифратора 4 кодов команд будет единица, а на выходах 20 и 23 нуль, и в.накапливающий сумматор 2 поступит код "Двойки" - 10, Далее алгоритм работы устройства аналогичен алгоритму работы при однобайтной команде,В том случае, когда текущая команда является линейной трехбайтной или командой условного или безусловного перехода(кроме команды ВЯТ), то, исходя из принятого ограничения на кодирование адресов, в соответствии с которым свертка по модулю и адреса любой из двух возможных последующих команд должна быть равна (Х+3)гиок и, на выходе 23 дешифратора 4 будет "1", которая через элементы ИЛИ 10 и 11 в виде кода "11" поступит в накапливающий сумматор 2. Далее алгоритм работы устройства аналогичен алгоритму работы при однобайтной команде,В случае, если текущей командой является команда ВЯТ, на выходе 22 дешифратора 4 кодов команд появится единичный сигнал, который поступает на управляющий вход Ч накапливающего сумматора 2, подготавливая его к записи в него информации через входы 010 а. Так как код адреса команды, выполняемой после команды ВЯТ, определяется кодом команды ВЯТ(ее третьим - пятым разрядами), то поступающие с шины 18 данных по шине 19 значения разрядов ОЗ, 04, 05 кода команды ВЯТ, проходя через схему 5 свертки по модулю и, на первый, второй и третий входы которой постоянно поданы сигналы "Лог. 0", преобразуются в код свертки по модулю и адреса следующей команды. Этот код поступает с выходов схемы 5 свертки на входы 010 ги накапливающего сумматора 2 и записывается в него при появлении на его синхровходе синхросигнала. Код, который до этого был установлен на сумматоре 2, при этом стирается, После этого с выходов сумматора 2 код через схему 7 свертки выдается на входы схемы 3 сравнения, где происходит сравнение его с кодом свертки фактического адреса аналогично рассмотренному выше.В последующих машинных циклах типа М 1, а также в циклах типа М 8, М 10 работа устройства продолжается по описанному выше алгоритму, При выполнении машинных циклов других типов (М 2 М 7, М 9) контроль в устройстве не осуществляется,Сложность предлагаемого устройстваизвестного устройства (Снов) равна 274. Тогда выигрыш С по сложности предлагаемогоустройства по отношению к известному составит а по количеству корпусов - 1,1.Число команд, подвергающихся контролю, увеличивается в предлагаемом устройстве по отношению к известному на 8 оь.Формула изобретения Устройство для контроля микропроцессорной системы, содержащее накапливающий сумматор, схему сравнения, триггер, дешифратор кодов команд, первый и второй элементы И, первый и второй элементы ИЛИ, блок фиксации ошибки, причем первый вход первого элемента И соединен с первым разрядом входа устройства для подключения к шине данных контролируемой микропроцессорной системы, второй вход первого элемента И соединен с входом устройства для подключения к выходу синхронизации контролируемой микропроцессорной системы, третий вход первого элемента И, первый вход второго элемента И и синхровход триггера соединены с тактовым входом устройства, отл и ч а ю щ ее с я тем, что, с целью расширения функциональных возможностей путем обеспечения контроля переходов от команд всех типов и уменьшения аппаратурных затрат, оно содержит три схемы свертки по модулю и, причем первый, второй и третий входы первой схемы свертки по модулю и соединены с шиной нулевого потенциала устройства, четвертый, пятый и шестой входы первой схемы свертки по модулю и соединены соответственно с первым, вторым и третьим разрядами входа устройства для подключения к шине данных контролируемой микропроцессорной системы, группа выходов первой схемы свертки по модулю и соединена с первой группой информационных входов накапливающего сумматора, вход дешифратора кодов команд соединен с входом устройства для под ключения к шине данных контролируемой микропроцессорной системы, первый и второй выходы дешифратора кодов команд соединены соответственно с первыми входами первого и второго элементов ИЛИ,10 третий выход дешифратора кодов команд соединен с вторыми входами первого и второго элементов ИЛИ, выходы которых сое.динены соответственно с первым и вторым разрядами второй группы информационных15 входов накапливающего сумматора, третий - в-й разряды второй группы информационных входов которого соединены с шиной нулевого потенциала устройства, четвертый выход дешифратора кодов команд соединен20 с управляющим входом накапливающего сумматора, выход первого элемента И соединен с информационным входом триггера, группа входов второй схемы свертки по модулю п соединена с входом устройства для25 подключения к шине адреса контролируемой микропроцессорной системы, группа выходов второй схемы свертки по модулю п соединена с первой группой входов схемы сравнения, выход которой соединен с ин 30 формационным входом блока фиксации ошибки, вход начальной установки устройства соединен с входами начальной установки триггера, накапливающего сумматора и блока фиксации ошибки, группа вы 35 ходов накапливающего сумматора соединена с группой входов третьей схемы свертки по модулю и, группа выходов которой соединена с второй группой входов схе-, мы сравнения, выход триггера соединен с40 вторым входом второго элемента И, выход которого соединен с входами синхронизации накапливающего сумматора и блока фиксации ошибки, выход которого является выходом устройства,45