Цифровой фильтр с линейной дельта-модуляцией

СОЮЗ ССЕЕТСНИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 19) (И) А 1 ПИСАНИЕ ИЗОБРЕТЕНА ВТОРСКОМУ СВИДЕТЕЛЬСТВУ О(57) Изобретение вой обработке си дельта-модуляции ся для цифровой процессов, предс линейной дельтаотноситсналов си может о имен ени спал ьз ов случайн в форматеильтрацииавленныходуляции пятый регист, 1 табл. преобраСЛ ОО б иг. 1 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР 51) Н зованием в формат импульсно-кодовоймодуляции. Целью изобретения является упрощение цифрового фильтра засчет исключения умножителей. ЦифровойФильтр с линейной дельта-модуляциейсодержит идентичные вычислительныеячейки 1.0-1.(И(4"1), первый и второй накапливающие сумматоры 2,3, первый и второй тактовые входы 4,5,вход 6 сброса, вход 7, выходы 8, вход9 логического "0", Каждая 1.ш-я вычислительная ячейка содержит регистрыш,1-ш,4 с первого по четвертый, элементы ш.5-ш,8 ИСКЛЮЧАЮЩЕЕ ИЛИ, преобразователь ш.9 кода, мультиплексорш.10, накопитель ш,11, Рш.12. 2 з,п. ф-лы, 5 ил.1589383 Редактоа чолинская орректор О ипл Зак 547 Подписноеткрытиям при ГКНТ ССРд. 4/5 Государс тельский комбинат "Патент", г, УжПроизводственно-и Соста:витель С. МузычТехред Л.Сердокова Тираж 653енного комитета по изобретениям 13035, Москва, Ж, Раушская н ул, Гагарина, 101Изобретение относится . к цифровойобработке сигналов с применениемдельта-модуляции и может быть использовано для цифровой фильтрации слу5чайных процессов, представленных вФормате линейной дельта-модуляции(ЛДМ) с преобразованием в формат импульсно-кодовой модуляции.Цель изобретения - упрощение циф ррового фильтра за счет исключения умножителей.На фиг. 1 приведена электрическаяструктурная схема цифрового фильтра Слинейной дельта-модуляцией; на Фиг. 2 15и 3 - электрические структурные схемыпреобразователя кода и накопителя со"ответственно; на Фиг. 4 - временныедиаграммы, поясняющие работу накопителя; на Фиг. 5 - пример выполнения накапливающего сумматора,Цифровой Фильтр с ДЩ содержит вычислительные ячейки 1.0-1,(М/4-1)9первый 2 и второй 3 накапливающиесумматоры, первый 4 и второй 5 такта" 25вые входы, вход б сброса, вход 7, выход 8 и вход 9 логического нуля .Вычислительная ячейка 1.ш содержитрегистры с первого по четвертыйш. 1-ш.4, с первого по четвертыйэлементы ИСКЛЮЧАЮЩЕЕ ИЛИ щ.5-ш.8,ттреобразователь щ.9 кода, мультиплексор щ.10, накопитель ш,11и пятый регистр щ.12,Преобразователь щ.9 кода содержит первый щ.13 и второй щ,14 эле 35менты И, первьй щ.15 и второй ш.1 бэлеметттьт ИЛИ, первый щ.17 и второй ш.18 элементы ИСКЛЮЧЖОЩЕЕ ИЛИ 9элемент ЗАПРЕТ щ,19, с первого почетвертый входыш. 20-ш. 23 и выходы с первого по третий ш.24-щ.26. Накопитель ш.11 содержит Р-триггер ш 27, первый щ,28 и второй щ.29 45 формирователи импульсов, элемент 2-2 И-ИЛИ с расширением по ИЛИ, ш.30 реверсивт(ый счетчик ш. 31, управляющий вход щ.32, первый ш.ЗЗ й второй ш 34 тактовые вход 1, вход щ 35 сбро 50 са, выходы ш.36 и щ.37 младшего и старших разрядов, элемент И щ.38, элемент ЗАПРЕТ ш.39, элемент ИЛИ ш,40 вход ш.41 разрешения записи, а также входы щ.42 и щ 43 младшего и старших разрядов.Накапливающий сумматор 2(3) содержит первый 10 и второй 11 регистры, сумматор 12, вход 13 и выход 14.входная ЛДМ-последовательности,Для фильтров с линейной азочастотной характеристикой весовая последовательность в формате ДЦМ нечетная относительно середины, т.е. 1(" =-1 , 9 причем длина импульсной характеристики (ИХ) четная М=Ощой 2.С учетом этого (1) записывается в виде: уп(2) Для удобства вычислений значений ( у) делят выражение (2) на три последовательньтх этапа, каждый из кото" рых осуществляется при помощи суммирования с накоплением 1Ум =, 1 ггу; 9 9 У,9,(- У 1, Хт, 1 (срб Рассмотрим выражение под знакомсуммы в (3), так как 1.)(:-191)9 то значение произведенияг (Й (х 1Ю1%.г -1,9, (щ., 3 1 29092, причем при совпадении значений шаговквантования входного сигнала указанное произведение равно нулю, Обозначим- (М- ) (г(з 1Е -190, 1 ), Число 2 можно вы нести из-под знака суммы, а значение(3) вычислять при помощи реверсивногосчетчика, причем значение 1 = 0соответствует блокировке реверсивногосчетчика. Остальные значения можнопредставить в виде Ь(=(1 +1)/2 чтопозволяет операцию умножения заменить Предлагаемый циФровой фильтр с линейной дельта-модуляцией работает следующим образом.В фильтре осуществляется фильтрация входного сигнала, представленного в Формате ЛДМ, Выходной сигнал представлен в формате импульсно-кодовой модуляции (ИКМ) и соответствует выражению:ра ш.10, в одном тактер п 1 ичем нулевое значение приращения соответствует блокировке счетчика, а + 2 - подаче тактовых импульсов во второй каскац счетчика, Для реализации этих функций при помощи преобразователя ща 9 сводят указанные соотношения в таблицу.Логические функции 1 1-РЗР реализуются как функции переменных А, В,С Э."Из табл. 1 можно определить что= А С+ С + АС (ВЮТ 15Если два последних безразличныхсостояния в (1 заменить значением 1,а все безразличные состояния в (РЗ - О,то 2025 откуда= Р + А О+ С,11 Оэтому при поступлении импульсов с второго тактового входа 5 на инфор" ,мационный вход мультиплексора щ,10 последний передает этот импульс на первый или второй тактовый вход акопителя ш.11 согласно таблице, т.еа согласно значению сигналов на выходах элементов щ.5-ш,8. В результате этого состояние накопителя щ,11 изменяеся в соответствии с выражениемпод знаком суммы в (4).В следующем такте значение выходного сигнала накопителя щ.11 переписывается через пятый регистр щ.12 в накопитель (щ).11 следующей (ш)-й вычислительной ячейки, где при поступлении очередного импульса с второго тактового входа 5 суммируется со значением:45х 1 (ху (Ц1 ъ+1-г.е- %ф- (иРЦм3 1 (а-1 1 +х) (х 11 +1 -1н- С 1(ри)ф ь - (и 1 фгьч+1 г (Ри.-11+1 Р50 величина которого определяется значением сигналов на выходах элементов ш.5-щ.8 в (К+1)-м такте.Таким образом, последовательно от вычислительной ячейки 1.М/4-1 к вычислительной ячейке 1,0 производится55 накопление значений под знаком сумы в (4), начиная с Р=м/4-1 Р"соответствующего номеру вычислительной ячейки,и заканчивая Р=О, в результате чегона выходе первой вычислительной ячей,ки 1.0 в (К+М/4-1)-м такте входногосигнала Формируется значение сР уТаким образом, на третьем выходепервой вычислительной ячейки 1,0 фор.мируется последовательность значенийР Р7 уР К )О, которые поступают нар Рпоследовательно включенные накапливакщие сумматоры 2 и 3.РасСмотрим формирование выходногосигнала 1 Уа 1 лифроаого фильтра с момента времени когда на выходе первойвычислительной ячейки 1.0 формируетсязначение д у . По сигналу на первомРгтактовом входе 4 значение 7 у записывается в сумматор 2, где суммируется с его предыдущим значением, Формируя сигнал ч у, После приходаследующего синхроимпульса производится суммирование выходного сигнала первого накапливающего сумматора 2 с предыдущим значением выкодного сигналаустройства во втором накапливающемсумматоре 3 У = Уо+ хРУ 1=гуРпервом накапливающем сумматоре 2 форгмиРУетсЯ значение РУ г = Ру + Р У фДальше устройство работает аналогичноописанному,В случае случайных сбоев, например,по питанию нормальная работа предлагаемого устройства восстанавливаетсяподачей сигнала на вход 6 сброса,Накопитель ш.11 в режимах сложенияи вычитания работает следующим образом.Накопитель ш. 11 в этом случае работает при отсутствии импульсов напервом тактовом входе 4.Рассмотрим сначала функционирование накопителя ш. 11, когда на егоуправляющем входе щ.32 присутствуетсигнал "0" (Фиг, 4 а). В этом случаенакопитель ш,11 находится в режимесложения. После поступления каждогоимпульса (фиг, 4 б) с второго тактового входа 5 на тактовый вход щ.33 позаднему Фронту указанного импульсатриггер щ,27 изменяет свое состояниена противоположное. Вьходной сигнал,соответствующий младшему разрядувыходного кода, с прямого выхода триггера ш.27 (фиг.4 г) через формирователь щ.28 (фиг. 4 а) поступает на второй тактовый вход щ.34. Последний,проходя через элемент щ.30 (фиг, 4 ж),воздействует на тактовый вход ревер1 О 83 15893сивнсга счетчика ш,31, не изменяя состояния триггера ш,27. Импульсы(фиг. 4 В) поступают в промежутках времени между импульсами (фиг. 4 б) напервом тактовом Входе ш.33, поэтому5при поступлении импульсов на второйтактовый вход ш.34 выходной код накопителя ш.11 изменяется на +2 (фиг. 4 г,з, и) . При уровне сигнала (фиг. 4 а),соответствующем 1 накопитель.ш.11111 Опереводится в режим вычитания. Е этомслучае импульсы (фиг. 4 б), поступающие на тактовый вход триггера ш.27,не изменяют его состояние на противоположное и импульсы (фиг, 4 е), соответствующие переднему фронту сигнала(фиг. 4 г), через второй формировательтп,29 (фиг, 4 е) и элемент ш.30, воздействуя на тактовый вход реверсивного счетчика ш.31, изменяют его состояние, обеспечивая работу накопителяш,11 в режиме вычитания -1 (фиг, 4 г,з, и) . Соответственно импульсы(фиг. 4 в), поступактцие на второй тактовый вход ш.34 обеспечивают работунакопителя ш.11 в режиме вычитания-2 (фиг. 4 г, з, и). Таким образом,подачей импульсов на первый или второй тактовый входы накопителя ш.11обеспечивается изменение выходногосигнала иа +1 или +2,Накопитель ш.11 в режиме записиработает следуюшим образом.При нулевом значении сигнала младшего разряда на входе ш.42 импульс35с первого тактового входа 4, поступающий на вход ш.41 через элементыЗАПРЕТ тп.39 и ИЛИ ш.40 поступаетна вход сброса триггера ш.27, устанавливая ега в нулевое состояние. Приединичном значении сигнала на входегп.42 импульс с первого тактового входа 4 поступает через элемент И ш.38на вход установки триггера ш.27, устанавливая ега в единичное состояние.Одновременно импульс с первого тактового входа 4 поступает на вход разрешения записи реверсивного счетчикатп.31, в результате чего в нем фиксируется значетпте старших разрядов, по,данных на вход ш.43. Установка нулевого состояния блока ш.11 осуществляется подачей сигнала с входа б на вход ш.35, устанавливая реверсивный счетчик ш.31 и триггер ш.27 (через элемент ИЛИ тп.40) в нулевые состояния. Таким образам, па переднему фронту сигнала тактового входа 4 в пятом ре" гистре (ш+1),12 фиксируется значение свертки. Накопленное в предыдущей, (гп+1,)-й, Вычислительной ячейке, которая затем при высоком 1-.-овне сигнала на этом входе записывается в блок ш.11 ш-й вычислительной ячейки, т.е, грп помощи указанных цепей производится зались значения свертки иэ (ш+1)-й вычислительной ячейки в ш-ю. Поскольку установочные входы Р-триггера ш,27 и реверсивного счетчика ш,31 я 1 ляются пстенциальныщи, такая запись не вызывает сбоев в записываемсм коде при длительности импульса на г.орлам тактовом входе 4, большей, чем Вре г задержки в блоках гп.28 (гп.29) и п 1,30,Накаггггивающие сумматоры 2 (3) работают следующим образам.При поступлении импульса с первого тактового входа 4 на тактовые входы регистров 10 и 11 по переднему фронтуимпульса в регистре 10 фиксируется значение выходного сигнала первойгвычислительной ячейки Р у а в ре 1( 1гистре 11 - значение выходного сигнала с.,-мм(атора 12 т 7 у 1 Иэ указанных сигналов эя период дискретизации сумматор 12 формирует значение сигнала чу .=.Гут +гггу 1 которое фиксируется в 1 амент поступления следующего фронта сигналя с первого тяк 1 ОВОГО ВхОдя 4 Вс втором накапливающем сумматоре 3..Временная задержка импульсов по второму тактовому входу 5 относительна итгпульссв пс перВсму тяктсВому Входу 4 должна бьггь достаточной для выполнения операции суммирования по модулю два в элементах ш.5-ш.8 и преобразования их выходных значений преоб-разователем ш,9. Затраты времени на получеьие одного отсчета д у равны11- 11 с + 11 с гДе Г. - вРемЯ вытгслнения операции суммирования по модулю два элементами ш.5-ш 8. и преобразование их выходных значений преобразователем гп.9; Е- время выполне- " ния огерапии суммирования в накопителе ш,11. Сравнение времени С предлагаемого устройства и прототипа с ИКМ, в котором применяются многоразрядные умно(гители и сумматоры, показывают, чта затраты времени предлагаемого устройства значительно ниже, а значит данное устройство при фильтра(3 1589383 12 ции сигналов с ЛДМ обеспечивает также. большее быстродействие.Предлагаемое устройство значитель"но упрощается при выполнении входаразрешения предустановки блока накопителя динамическим - при этом из схемы(Фиг. 1) может быть исключен пятыйрегистр ш.12, а входы 4 и 5 объединены. Предустановка в этом случае осуществляется по заднему фронту синхронизирующего сигнала, а суммирование(накопление) по переднему фронту указанного сигнала. 40 45 У 50 55 Формула из обрет енияЦифровой фильтр с линейной дельТа-модуляцией, содержащий М/4 вычислиТельных ячеек, где М - число отсчетов Импульсной характеристики цифровогс Фильтра с линейной дельта-модуляцией, первый выход К-й из которых, где К. = 1 М/4-1, соединен с первым входом К+1)-й вычислительной ячейки, второй и третий выходы которой соединены с вторым и третьим входами К-й вычислительной ячейки соответственно. первый вход первой вычислительной ячейки является входом цифрового фильтра с линейной дельта-модуляцией, первым тактовым входом которого являются первые тактовые входы М/4 вычислительных ячеек, первый выход (М/4)-й ячейки соединен с ее вторымвходом, а третий вход (М/4)-й вычислительной ячейки является входом логического нуля цифрового фильтра с линейной дельта-модуляцией, входом сброса кото рого являются входы сброса М/4 вычислительных ячеек, причем каждая вычислительная ячейка содержит первый регистр, вход и выход которого являются первыми входом и выходом вычислительной ячейки соответственно, последовательно соединенные второй регистр вход которого является вторым входом вычислительнЬй ячеики, третий регистр и четвертый регистр, выход которого является вторым выходом вычислительной ячейки, а также пятый регистр, тактовый вход и вход сброса которого соединены с тактовым входом и входом сброса первого, второго, третьего и четвертого регистров и являются тактовым входом и входом сброса вычислительной ячейки соответственно, о т - л и ч а ю щ и й с я тем, что, с целью упрощения цифрового фильтра за 5 10 15 20 25 30 35 счет исключения умножителей, в неговведены последовательно соединенныепервый накапливающий сумматор, входкоторого соединен с третьим выходомпервой вычислительной ячейки, и второй накапливающий сумматор, выход которого является выходом цифровогофильтра с линейной дельта-модуляцией,вторым тактовым входом которого являются вторые тактовые входы вычислительных ячеек, причем тактовые входыи входысброса первого и второгонакапливающих сумматоров соединеныс первым тактовым входом и входомсброса первой вычислительной ячейки,а в каждую вычислительную ячейку введены первый и второй элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, первые входы которых соединены с входом первого регистра,третий и четвертый элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, первые входы которых соединены с выходом первого регистра, преобразователь кода, входы с первогопо четвертый которого соединены свыходами элементов ИСКЛЮЧАЮЩЕЕ ИЛИсоответственно, мультиплексор и накопитель, управляющий вход которого соединен с первым выходом преобразователя кода, второй и третий выходы которого подсоединены к стробирующемуи управляющему входам мультиплексорасоответственно, вход которого является вторым тактовым входом вычислительной ячейки, третьими входом и выходом которого являются соответственно, вход накопителя и выход пятогорезистора, тактовый вход и вход сброса которого. соединен с входом разрешения записи и сброса накопителя, первый и второй тактовые входы которого соединены с первым и вторым выходами мультиплексора, причем выход накопителя соединен с входом пятого регистра, выходы второго и третьего регистров подключены к вторым входам третьего и первого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соответственно, а вторые входы второго и четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ являются входами весовых коэффициентов цифрового фильтра с линейной дельта-модуляцией.2. Цифровой фильтр по п.1, о т л и ч а ю щ и й с я тем, что преобразователь кода содержит последовательно соединенные первые элементы И и элемент ИЛИ, выход которого являЕтся первым выходом преобразователя кода, последовательно соединенные пер3 158 вый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и второй элемент ИЛИ, выход которого является вторым выходом преобразователя кода,: элемент ЗАПРЕТ, выход которого соединен с вторым входом второго элемента ИЛИ и является третьим выходом преобразователя кода, второй элемент И, выход которого подключен к второму входу первого элемента ИЛИ, и второй элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с инверсным выходом элемента ЗАПРЕТ, первый вход которого соединен с первыми входами первых элементов И и ИСКЛЮЧАЮЩЕЕ ИЛИ и является первым входом преобразователя кода, вторым входом которого являются вторые входы первых элементов И и ИСКЛЮЧАЮЩЕЕ ИЛИ и первый вход второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с первым входом второго элемента И и является четвертым входом преобразователя кода, третьим входом которого являются вторые входы второго элемента И и элемента ЗАПРЕТ, 1 3. Цифровой фильтр по п. 1, о т -. л и ч а ю щ и й с я тем, что накопитель содержит В"триггер, тактовый вход которого является первым тактовым входом накопителя, первый и второй формирователи импульсов, входы которых соединены с прямым и инверсным выходами П-триггера соответственно, элемент 2-2 И-ИЛИ С РАСШИРЕНИЕМ ПО ИЛИ,9383 41первый и второй входы которого подключены к выходам первого и второго формирователя импульсов соответственно,реверсивный счетчик, управлянщий входкоторого соединен с третьим и четвертым входами элемента 2-2 И-ИЛИ С РАСШИРЕНИЕМ ПО ИЛИ и является управляющим входом накопителя, элементы И иО ЗАПРЕТ, первые входы которых соединены с входом разрешения записи реверсивного счетчика и являются входомразрешения записи накопителя, и элемент ИЛИ, первый вход которого явля 15 етея входом сброса накопителя и соединен с входом сброса реверсивногосчетчика, тактовый вход которогосоединен с выходом элемента 22 И-ИЛИС РАСШИРЕНИЕМ,ПО ИЛИ, вход расширениякоторого является вторым тактовымвходом накопителя, выходом старших имладших разрядов которого являютсявыходы реверсивного счетчика и П-триггера соответственно, инверсный выходкоторого соединен с информационнымвходом П-триггера, входы установки исброса которого соединены с выходомэлемента И и элемента ИЛИ, второйвход которого соединен с выходом эле 30 мента ЗАПРЕТ, инверсный вход которого соединен с вторым входом элементаИ и является входом младшего разряданакопителя, входом старших разрядовкоторого является вход реверсивногосчетчика,.2 ив Знаком Х обозначено безразЛичное состояние.МП р и м е ч а н и е. А, В, С, 0 - обозначения сигналов на выходах элементовш.5-ш.8; 81-83 - значения первого, второго произведений и общего приращения в (4),1-М 3 - обозначение сигналов на первом - третьемвыходах преобразователя ш,9.Значение 1=0 соответствует работе на сложение; у 1= - на вычитание накопителя ш. 11; ф = О - соответствует блокировке, у 2=1 работе в режиме сложения или вычитания накопителя ш.11; 3 = О и уЗ= 1 - подаче тактовых импульсов в первый и во второй каскады (разряды) накопителя ш,11,соответственно.