Устройство для измерения ортогональных составляющих сигнала

СОЮЗ СОВЕТСНИХСОЦИАЛ ИСТИЧЕСНРЕСПУБЛИН се св(51) 4 С 01 К 25/ Е ИЗОБР де эАфиь ОСУДАРСТВЕННЫЙ НОМИТЕТО ИЗОБРЕТЕНИЯМ И ОТНРЬГИЯМРИ ГКНТ СССР И АВТОРСНОМУ(56) Авторское свидетельство СС Р 1211668, кл, О 01 К 25/00, 1984.Смеляков В,В. Цифровая измерительная аппаратура инранизких частот. М.: Энергия, 1975, с. 12, рис. 11. (54) УСТРОЙСТВО ДЛЯ ИЗМЕРЕНИЯ ОРТОГОНАЛЬНИХ СОСТАВЛЯЮЩИХ СИГНАЛА.(57) Изобретение может быть испольэавано в измерительной технике с применением цифровой фильтрации, в сис" темах испытания электрических машин, Цель изобретения - повышение быстроюл. М 10литехнический инстидействия, Цель достигается введениемв устройство блока 7 преобразования,выполняющего раздельное формированиепеременной и постоянной составляющихвходного сигнала, блоков 9, 10, 11постоянной памяти. Последние управля"ются адресами с кольцевого счетчика8, в которых хранятся и считываютсясоответственно адресам коэффициентыдискретных значений ортогональных составляющих. Блок 14 задержки обеспечивает необходимую последовательностьработы регистров 12 и 13 и сумматоров 5 и 6, в которые выводится информация об ортогональных составляющих сигнала. Устройство содержит также генератор 1 эталонной частоты,литель 2 частоты с переменным коциентом деления и блоки 3 и 4 уменщения, 3 з,п. Ф-лы, 4 ип.1465809 Составитель М. Катано Техред А. Кравчук Коррек Редактор Л.Пчолинс Демчик. Тираж 711 Подписное венного комитета по изобретениям и открытиям 113035, Москва, Ж, Раушская наб., д. 4/5 аз 941 46 и ГКНТ СССР ВНИИПИ ос ул. Гагарина Производственно-издательский комбинат "Патент", г, УжгИзобретение относится к измерительной технике с применением цифровой фильтрации и может быть использовано в автоматизированных системах испытаний электрических машинпеременного тока и в других областяхтехники, где требуется информация обамплитудах и фазовых сдвигах сигналов,Цель изобретения - повьппение быстродействия.На 4 иг. 1 представлена структурная схема устройства; на фиг, 2структурная схема блока преобразования; на Фиг. 3 " структурная схемаусредняющего аналого-цифрового преобразователя; на фиг, 4 - структурная схема блока интегрирования.Устройство для измерения ортогональных составляющих сигнала содержит генератор 1 эталонной частоты,делитель 2 частоты с переменным коэффициентом деления, блоки 3 и 4 умножения, накапливающие сумматоры 5 и6, блок 7 преобразования, кольцевойсчетчик 8, блоки 9-11 постоянной. памяти, регистры 12 и 13 и блок 14 за 1держки, причем выход генератора 1эталонной частоты соединен с первымвходом делителя 2 частоты с. переменным коэффициентом деления, выходыблоков 3 и 4 умножения подсоединенык информационным входам накапливающих сумматоров 5 и 6, первый вход устройства является информационным входом блока .7 преобразования, второйинформационный вход которого является вторым входом устройства и соединен с вторым входом делителя 2 частоты, выход которого подключен квходу кольцевого счетчика 8 и первому входу управления блока 7 преобразования, второй вход управления11 1. которого соединен с выходомСброскольцевого счетчика 8, адресный выход которого связан с входами блоков9-11 постоянной памяти выходы блоков 9 и 10 постоянной памяти соеди"иены с первыми входами блоков 3 и 4умножения, вторые входы которых соединены с первым выходом блока 7 преобразования, выход блока 11 постоянной памяти подключен к входам управления регистров 12 и 13 и через блок14 задержки к входам управления накапливающих сумматоров 5 и 6, выходыкоторых соединены с информационнымивходами регистров 12 и 13, соответственно, выходы которых являются первым и вторым .выходом устройства, авторой выход блока 7 преобразованияявляется третьим выходом устройства.5Блок 7 преобразования предназначен для раздельного формированияусредненных во времени сигналов пере.менной и постоянной составляющих исодержит усредняюший аналого-цифровой преобразователь (АЦП) 15, накапливающий сумматор 16, блок 17 вычитания, регистр 18, блок 19 задержки,блок 20 деления и блок 21 хранения 15 параметра, причем первый и второйинформационные и первый вход управления блока 7 преобразования являютсясоответственно первым и вторым информационными и входом управления ус редняющего АЦП 15, выход которогосоединен с информационным входом накапливающего сумматора 16 и прямымвходом блока 17 вычитания, выходкоторого является первым выходом бло ка 7 преобразования, второй вход управления которого соединен с входомуправления регистра 18 и через блок19 задержки с входом управления накапливающего сумматора 16, выход ко 30 торого соединен с информационнымвходом регистра 18, выход которогоявляется вторым выходом блока 7 преобразования и соединен с входом числителя блока 20 деления, выход которого соединен с инверсным входом блока 17 вычитания, а вход знаменателяс выходом блока 21 хранения параметраи с третьим информационным входомусредняющего АЦП 15.40 АЦП 15 предназначен для формированиясигнала, равного интегралу измеряемого сигнала на заданном промежуткевремени, деленному на этот промежутоквремени, и содержит блоки 22 и 23интегрирования, источник 24 опорногонапряжения, счетный триггер 25, логи.ческий элемент НЕ 26, логический элемент ИЛИ 27, измеритель 28 временныхинтервалов, блоки 29 и 30 деления,блок 31 хранения параметра и блок 3250вычитания, причем первый информационный вход усредняющего АЦП 15 соединен с первыми информационными входами блоков 22 и 23 интегрирования, , 55 вторые информационные входы которыхподсоединены к выходам источника 24опорного напряжения, вход управленияусредняющего АЦП 15 соединен с входом счетного триггера 25, выход ко+А Р,торого подключен к входу управленияблока 22 интегрирования и через логический элемент НЕ 26 - к входу управления блока 23 интегрирования, выходкоторого соединен с первым входом логического элемента ИЛИ 27, второйвход которого связан с выходом блока22 интегрирования, а выход - черезизмеритель.28 временных интервалов . 10с входом числителя блока 29 деления,вход знаменателя которого являетсявторым информационным входом усредняющего АЦП 15, третий информационныйвход которого является входом знаменателя блока 30 деления, вход числителя которого соединен с выходом блока 3 хранения параметра, а выходблока, 30 деления связ.ан с инверснымвходои блока 32 вычитания, прямой 20вход которого соедйнен с выходом блока 29 деления, а выход является выходом усредняющего АЦП 15,Блок 22 интегрирования предназначен для формирования импульса, дли 25тепьность которого пропорциональнаинтегралу (на заданном временном промежутке) суммы двух сигналов: сигна-.ла, пропорционального измеряемому,и некоторого постоянного сигнала, 30и содержит масщтабирующий сумматор 33,ключи 34 и 35, интегратор 36, компаратор 37, логические элементы 2 И-НЕ38 и 39, логический элемент НЕ 40 илогический элемент И 41, причем -первый информационный вход: блока 22 интегрирования является первым входоммасщтабирующвго сумматора 33, выходкоторого соединен с информационным .входом ключа 34, выход которого свя-40зан с первым информационным входом .интегратора 36, второй информационяай вход блока 22 интегрирования подключен к второму входу масщтабирующего сумматора 33 и информационному 4 бвходу ключа 35, выход которого соединен с вторым информационным входоминтегратора 36, выход которого свя"зан через компаратор 37 с первым входом логического элемента 2 И-НЕ 38, б 0выход которого соединен с входом об-.нуления интегратора 36 и первым вхо.дом логического элемента 2 И-НЕ 39,второй вход которого подключен к выходу логического элемента НЕ 40 ипервому входу логического элемента И41, второй вход которого соединенс выходом логического элемента 2 И-НЕ39 и вторым входом логического зле 94мента 2 И-НЕ 38, а выход логическогоэлемента И 41 является выходом блока 22 интегрирования и соединен свходом управления ключа 35 вход уп"равления блока 22 интегрирования свя"зан с входом управления кяюча 34 ивходом логического элемента НЕ 40,Устройство работает следующим образом,Устройство позволяет измерятьпараметры А А, С. сигнала 11:Ю =А сози+Ар 1 пЮ+С,;ы =2 ю,1=21 Т где Я - круговая частота сигнала О;1 - частота сигнала 11;Т - период сигнала 0.Сигнал, пропорциональный постоянной составляющей С, устанавливаетсяна втором выходе блока 7 преобразования. На первом выходе указанногоблока 7 преобразования в течение периода Т последовательно устанавли"ваются ш сигналов 3 П,О11,где ш = сопзй, щ3. Период Т разделен на щ равных част.ей и на каждома-м интервале ( 1,ш) сформированныйсигнал 0 пропорционален величинесреднего за предыдущий интервал времени сигнала (Ц-С), т.е, переменной составляющей сигнала 1,. Величина О; формируется в соответствиис формулой:т,1Ц; = - (О-С)йй, 1 1,ш,- (1-1тгде К - коэффициент пропорциональности,Тогда согласно формуле для 0К 1 А, 2 Ф, 27111 = -- (вдп -1-зЫ - О)+ТЦ щ щА 2 Ф 2 нПодстрочный индекс у левых частей приведенных ш уравнений считается номером уравнения,К, 27 ., 2Р = - (з 1 п ь. агап (3, 1=1 ш1 л 2 шшК2 й , 2Р = -д(-соз - 1+сов - Ы) ), д=1,ш.т 2ш шгде Р Р - постоянные коэффици, ф ф,Хенты.Указанные ш уравнений образуют систему уравнений с двумя неизвестными Ао,и А , которую можно разбить на и подсистем, содержащих соответственно по п,п, пуравнении с последовательными номерами уравнений внутри одной подсистема.В общем случае числа п 1 (1=1,п) могут быть не равны между собой, но и2 дпя всех 1=1,п. Кроме того, каждое из уравнений входит только в одну из подсистем уравнений, т.е, вы полняется тождество: 101520 и +и + + п=ш.ФРешая каждую 1-ю подсистему изи уравнений, определяют А, и А 1.3Рассмотрим для примера решениепервой подсистема из п, уравнений; 30 П, =А Р, +Ар Р,д 3Б =А,Р, +Ар, РаБщ, =А, Р, +А РДанную систему уравнений можно приближенно решить с помощью метода наименьших квадратов. При этом в решении обеспечивается сглаживание шума измерений, а решение записывает ся в виде: 50 С С,..С ,А =СП,+С, Б++С 1,ц Пй; Ар, =СрЛ +Сы Па++С,;" где АА -значения Аи А в пер 451ной подсистеме уравненийПостоянные коэффициенты С С (ь.=1,п 1) рассчитываются согласно следующему матричному уравнению:т, ) , тгде С - прямоугольная матрица размерности (2 х и,) 3Р, - прямоугольная матрица размерности (п,х 2)55Т - символ транспонирования. 1, Р,1 г Рав1 о РмаАналогично решается 1-я подсистема уравнений.01КФ мф 1 1,К 1 к+2 ф (,к+1 кон) фЙ,ми к+1 2,км к+д ф е ф Я,км к+о 1 фгде (К+1) " номер первого уравненияв 1-й подсистеме уравнений, содержащей щ уравнений,А А. - значения А,и А в 3-йподсистеме уравнений.Постоянные коэФфициенты С С;,=(К+1), (К+п,1) рассчитываются согласно матричному уравнению:С =(Р. Р 1) Ргде С - прямоугольная матрица раз 1мерности (2 х п 1) 3Р. - прямоугольная матрица размерности (и 2).Причем К+п. В алгоритме используется 2 ш констант: С,; Сх=1,ш.Таким образом, описанный алгоритмпозволяет повысить быстродействие -получать информацию о Ао и А в течение периода в п раз чаше, чйм впрототипе.Описанный алгоритм обеспечиваетсяв устройстве следующим образом.На первый информационный вход блока 7 преобразования поступает измеря"емай сигнал 11 х, а на второй информационный вход блока 7 преобразованиякод периода Т измеряемого сигнала,Указанный сигнал поступает также ина второй вход делителя 2 частоты,задавая его коэффициент деления.На первый вход делителя 2 частотыпоступает последовательность сигналов с частотой Й, с выхода генератора 1 эталонной частоты, При этом навыходе делителя 2 частоты формируется последовательность импульсов счастотой1щиК(сК)4о Т о фгде К- коэффициент пропорциональности,Таким образом, сигналы с выхода делителя 2 частоты, поступающие на первый вход управления блока 7 преобразования, имеют частоту, пропорцно"нальную частоте измеряемого сигнала.Параметры 1 и К подбирают так, что"бы Г Кф-ш, т,е. чтобы ш 1:Кольцевой счетчик 8 выполнен каксчетчик с модулем ш. После каждойгруппы сигналов из ш импульсов, т.е.в конце периода измеряемого сигнала,на выходе "Сброс" кольцевого счетчика 8 вырабатывается импульс, который подается на второй вход управления блока 7 преобразования.Кждый из блоков 10 и 11 постоянной памяти и счетчик 8 имеет по ш 15входных адресов и по ш соответствующих ячеек памяти. В течение периодаТ измеряемого сигнала на адресномвыходе кольцевого счетчика 8 последовательно устанавливаются все ш адресов. На выходах блоков 9-11 у.станавливаются при этом сигналы, запи"санные в соответствующие ячейки памяти.В блоке 9 постоянной памяти записаны в порядке следования адресов следующие сигналы: С С,д.С,в. Вблоке 10 постоянной памяти записаныв порядке следования адресов сигналыССС р блоке 11 настоян- З 0ной памяти записа 1 ы сигналы, управ,ляющие работой выходных регистров12 и 13 и накапливающих сумматоров.5 и б, таким образом, что на первомвременном интервале в каждой из указанных и групп временных интерваловиа выходе блока 11 устанавливаетсясигнал "1". В остальных случаях навыходе блока 11 постоянной памятиси гнал 0 40В течение периода Т на нервомвыходе блока 7 преобразования последовательно устанавливаются сигналыЦфЦюэЦэ каждый из которых В блоках 3 и 4 умножается на.сигналы С 1,С;(=1,ш), т. е. последовательно дерФмируются произведения (Ц,ф С) и(Ц, С,) и (Ц, С,). Эти произведения накапливаются в сумматорах 5 и 6в соответствии с приведенными формулами для Аи Ар, и сигналы А иА и раз в течение периода Т переписываются в регистры 12 и 13, т,е. на(3первый и второй выходы устройства,Причем переписывание информации проИ ИисхОдит при появлении сигнала 1на выходе блока 11 постоянной памя- .ти. Далее с задержкой времени, соэдаваемой блоком 14, накапливающиесумматоры 5 и 6 обнуляют свое содержание, после чего они начинают новоенакопление информации.Блок 7 преобразования работает следующим образом,На первый информационный вход усредняющего АПП 15 поступает измеряемый сигнал Ц, на второй информационный вход - сигнал периода Т измеряемого сигнала, а на третий информаци"онный вход - сигнал пропорциональныйпараметру ш, с выхода блока 21 хранения параметра. На вход управленияусредняющего АЦП 5 поступают импульсные сигналы с частотой Й-шЕ. Приэтом на выходе усредняющего АШ 1 15последовательно устанавливаются запериод Т измеряемого сигнала Ц, сигналы ЦЦ. ,Ь; Ц причем5 Л Ю 7 Ю,1 4,н 1щМ 1=КИтСигналы Ц (д=1,ш) накапливаютсяв течение периода Т в сумматоре 16,тК (образуя сигнал Ц = - ) Ц 4 с, которыйопереписывается в конце периода Т врегистр 8 по сигналу, поступающемуна второй вход управления блока 7преобразования, Далее с выдержкойвремени, создаваемой блоком 19, содержимое сумматора 16 обнуляется иначинается новый цикл накопления информации, длящийся в течение периодаТ. Согласно формуле для измеряемогосигнала Цсигнал Ц,=К С. Данныйсигнал Ц,6, пропорциональный постоянной составляющей измеряемого сигналаЦ, устанавливается на втором выходеблока 7 преобразования, т.е. на третьем выходе устройства,Указанные выше сигнапы Ц; (д=,ш)формируются в соответствии с формулой:"1 ", "16 ффс помощью блока 20 деления и блока17 вычитания. Приведенная формуладля Ц, ( 1,ш) верна, так каквЦ- (Ц -С ) дй+ - С д=К КТ х м ТД 6-) - -1шЦ Ц +Ц /ш,КСш ф146580 Сигналы Ц. (д 1,ш) переменной составляющей измеряемого сигнала ц устанавливаются на первом выходе блока 7 преобразования,5 Усредняющий АЦП 15 работаетследующим образом,Измеряемый сигнал ц подается напервые информационные входы блоков22 и 23 интегрирования, На вторые информационные входы указанных блоков22 и 23 подается сигнал цопорногонапряжения с выхода блока 24. Указанные блоки 22 и 23 формируют импульсы, 15продолжительность которых пропорциональна интегралу суммы двух сигналов: измеряемого и опорного, назаданном временном интервале. Причемопорное напряжение выбрано так, чтобы указанная сумма была одного знакапри всех возможных изменениях измеряемого сигнала, Время интегрированиязадается сигналами, поступающими навход управления усредняющего АЦП 15, 25и равно периоду частоты указанныхсигналов управления. Блоки 22 и 23осуществляют интегрирование (накопление информации) в то время, когда наих входах управления установлен сигнал "1", В противном случае блоки 22и 23 переходят в режим считыванияинформации (режим формирования выход"ного сигнала) и затем в режим ожидания нового периода накопления инфор 35мации, Счетный триггер 25 обеспечивает деление частоты сигналов управле"ния пополам. При этом применение логического элемента НЕ 26 на входеуправления одного из блоков интегрирования позволяет использоватЬ дпяизмерения ортогональных составляющихсигнала всю информацию об измеряемомсигнале без пропусков. В то время,когда на входе управления блока 2211 11интегрирования установлен сигнал 1и блок 2 2 находится в режиме накопления информации , на входе управленияблока 2 3 интегрирования установленсигнал "0" и блок 23 находится в режиме считывания информации (формирование выходного сигнала) или в режиме ожидания. В то время, когда навходе управления блока 22 интегрирования установлен сигнал "О", блок 22находится в режиме считывания инфор 55мации или в режиме ожидания. При этомна входе управления блока 23 установлен сигнал "1" и блок 23 находится в 9 10режиме накопления информации, Выходные сигналы блоков 22 н 23 интегрирования через логический элемент ИЛИ27 подаются на вход измерителя 28временных интервалов и преобразуютсяим в цифровой код, Причем так какблоки 22 и 23 поочередно находятсяв режиме накопления и выдачи информации, то и сигнал ц на выходе измерителя 28 временных интервалов всегда соответствует формуле:т-Игде х изменяется в течение периодаТот 1 дош;С - постоянный сигнал пропорциональный опорному напряжению цОоБлок 29 осуществляет деление указанногр сигнала на сигчал периодаТ, На выходе блока 29 устанавливается сигнал т.вЦ =Ц Т= - (ц+С,)А СтЩт,К КТд- ЦЗС+-С 11 ш.ОЕ ф- 1-11тВ блоке 31 хранится сигнал (КС ),который поступает на вход числителяблока 30 деления, на вход знаменателя которого поступает сигнал, пропорциональный а. Таким образом, блок30 деления формирует на своем выходесигнал Ц =КС Гв, который поступаетна инверсный вход блока 32 вычита".ния. Блок 32 вычитания формирует насвоем выходе согласно приведеннымн формулам сиг алКт (1-ОБлок 22 интегрирования работает по принципу двухтактного интегрирования следующим образом.На первый информационный вход блока 22 интегрирования поступает измеряемый сигнал ц, а на второй информационный вход указанного блока 22 поступает сигнал опорного напряжения цщ,(ц,0). Укаэанные сигналы масштабируются и суммируются масштабирующим сумматором 33, и сигнал на его выходе11 14658К фК Ооо Кфх СаК 1 аоп09 менятся, так как КБ-триггер переходит в режим хранения информации, На выходе логического элемента И 4 устанавливается сигнал "1", так как теперь на обоих его входах присутствуют сигналы "1", При этом кпюч 35. размыкается и на второй информационный вход интегратора 36 поступает отрицательньп сигнал О опорного напряжения,опначинается уменьшение по абсолютному значению выходного напряжения интег ратора У . В момент, когда сигнал 3 меняет знак, на выходе компаратора 37 устанавливается сигнал "О".При этом КБ-триггер скачком изменяет свое выходное состояние, т.е, на выходе логического элемента 2 И-НЕ 38 устанавливается сигнал "1", а на выходе логического элемента 2 И-НЕ 39 сигнал "О", При этом на выходе логического элемента И 41 также устанавливается сигнал 0 - режим считывания информации закончился. Кроме того, ключ 35 размыкается и по сигналу логической единицы с выхода логического элемента 2 И-НЕ 38 внутренний ключ интегратора 36 замыкается, начинается режим обнуления интегратора 36 или режим ожидания нового интегрирования. При этом выходное состояние компаратора 37 не определено, так как сигнал на его входе колеблется около нулевого уровня. Однако КБ- триггер независимо от уровня сигнала на первом входе логического элемента 2 И-НЕ 38 не изменяет.своего выходного состояния до появления сигнала "1" на входе управления блока 22 интегрирования и начала режима накопленияинформации.Использование принципа двухтактного интегрирования позволяет выделить на выходе блока 22 интегрирования импульс, продолжительность которого 1 пропорционапьна интегралу на заданном временном интервале с, суммы измеряемого сигнала Ю и постоянного сигнала С . В режиме накопленияоинформации Формируется сигнал где К,К - коэфФициенты пропорциональности, К,сО, К)0,Причем параметры К и Увыбирают-ся так, чтобы при любых изменениях11 сигнал П был больше нуля.В режиме накопления информации или Ово время первого такта интегрирования на входе управления укаэанного -блока 22 установлен сигнал "1", ключ34 открыт, положительный сигнал У .поступает на первый информационный 15вход интегратора 36, При этом происходит интегрирование с нулевыми начальными условиями в течение всего вре-.мени нахождения на входе управлениясигнала "1". В этом режиме сигнал 20П, на выходе интегратора 36 растетпо абсолютной величине, но всегдаменьше нул; . Компаратор 37 сравнивает сигнал И 6 с нулевым. При этом,когда на входе компаратора 37 имеется отрицательный сигнал, на выходеприсутствует сигнал , который врежиме накопления информации поступа-.ет на первый вход логического элемента 2 И-НЕ 38, В то же время на второй, З 0вход логического элемента 2 И-НЕ 39поступает сигнал "0" с выхода логического элемента НЕ 40. Блоки 38 и2 И-НЕ 39 образуют КБ-триггер,а вуказанном режиме блока 22 интегрирования на выходе логического элемента 2 И-НЕ 38 устанавливается сигнал"0", который размыкает внутреннийключ интегратора 36 и обеспечивает режим интегрирования. На выходе логи- .ф 0ческого элемента 2 И-НЕ 38 в указанном режиме устанавливается сигналкоторый поступает на второй входлогического элемента И 41, на первыйвход которого поступает сигнал "0" . 45с выхода логического элемента НЕ.40,поэтому на выходе логического элемента И 41 устанавливается сигнал "0",что обеспечивает разомкнутое состояние ключа 35. 50Когда на входе управления блока 22 интегрирования устанавливается сигнал "0", начинается режим считывания информации, или второй такт ин я тегрирования. При этом ключ 34 разж-, кается. На выходе логического элемен-. та НЕ 40 устанавливается сигнал "1", выходные сигналы КЯ"триггера не из 1 Т и Сц+с, И,о где Т - постоянная времени интегра- И( тора 36 в режиме накопления информации, В режиме считывания информациисформированный сигнал 1, уменьшается65809 4рым входом делителя частоты с перемен. -ным коэффициентом деления, выход которого соединен с входом кольцевогосчетчика и первым входом управленияблока преобразования, второй вход управления которого соединен с выходом "Сброс" кольцевого счетчика, адресный выход которого соединен с вхо дами трех блоков постоянной памяти,выходы первого и второго блоков постоянной памяти соединены с первымивходами первого и второго блоков умножения соответственно, вторые входы 15 которых соединены с первым выходомблока преобразования, выход третьегоблока постоянной памяти соединен свходами управления первого и второгорегистров и через блок задержки - с 20 входами управления первого н второгонакапливающих сумматоров, выходы которых соединены с информационнымивходами первого и второго регистровсоответственно, выходы которых соеди иены с первой и второй выходными шинами устройства, а второй выход блока преобразования соединен с третьейвыходной шиной устройства. 1. Устройство дпя измерения ортогональных составляющих сигнала, содержащее генератор эталонной частоты, делитель частоты с переменным коэффициентом деления, первый вход которого соединен с находом генератора эталонйой частоты, первый и второй блоки умножения и первый и второй накапливающие сумматоры, информационные. входы которых соединены с выходами первого и второго блоков умноже,ния соответственно, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия, в него введены блок преобразования, кольцевой счетчик три блока постоянной памяти, два регистра и блок задержки, причем шина входного сигнала устройства сое-, динена с информационным входом блока преобразования второй информацион", ный вход которого соединен с шиной кода периода входного сигнала и вто 13 14до нуля, таким образом справедливоравенство: 1Р Ъю Б с 3 йф -- 11Т ф" Т о" фют И 2огде Т - постоянная .времени интеграихтора 36 в режиме считыванияинформации.Согласно приведенным формулам справедливо тождество- М Ц+С, Ц .ТТв 111 ое Допустим К -Т /(Т;11 ), причемК О, так как Г сО, тогда: т.е. время считывания информации С пропорционально интегралу суюи измеряемого сигнала 11 и постоянного сигнала СТаким образом, предлагаемое устройство дпя измерения ортогональных составляюппюх сигнала по сравнению с прототипом позволяет повысить быстродействие, измеряя параметры переменной составляющей сигнала несколько раз за период укаэанного измеряемого сигнала,Формула изобретения З 0 2, Устройство ко п. 1, о т л ич а ю щ е е с я тем, что блок преобразования содержит усредняющий аналого-цифровой преобразователь, накапливающий сумматор, блок вычитания, 35регистр блок задержки, блок деленияУи блок хранения параметра, причемпервый, второй информационные входыи первый вход управления блока преобразования являются соответственно 40 первым, вторым информационными входами и входом управления усредняющегоаналого-цифрового преобразователя,выход которого соединен с информаци.онным входом. накапливающего суммато ра и прямым входом блока вычитания,выход которого является первым выходом блока преобразования, второй входуправления которого соединен с входомуправления регистра и через блок эа держки - с входом управления накапливающего сумматора, выход которого соединен с информационным входом регистра, выход которого является вторымвыходом блока преобразования и сое динен с входом числителя блока деления, выход которого соединен с инверсным входом блока вычитания, авход знаменателя - с выходом блокахранения параметра и третьим информациоиным входом усредняющего аналогоцифрового преобразователя.3. Устройство по п. 2, о т л и - ч а ю щ е е с я тем, что усредняющий аналого-цифровой преобразователь содержит два блока интегрирования, источник опорного напряжения, счетный триггер, логический элемент НЕ, логический элемент ИЛИ, измеритель 1 р временных интервалов, первый и второй блоки деления, блок хранения параметра и блок вычитания, причем первый информационный вход усредняюще- го аналого-цифрового преобразователя 15 соединен с первыми информационными входами первого и второго блоков интегрирования, вторые информационные входы, которых соединены с выходом источника опорного напряжения, вход уп О равления усредняющего аналого-цифро-: вого преобразователя соединен с входом счетного триггера, выход которого соединен с входом управления первого блока интегрирования и через 25 логический элемент НЕ - с входом уп- . равления второго блока интегрирования, выход которого соединен с первым входом логического элемента ИЛИ, второй вход которого соединен с выходом 30 первого блока интегрирования, а выход соединен через измеритель временных интервалов с входом числителя первого блока деления, вход знаменателя которого является вторым информационным.входом усредняющего аналогоцифрового преобразователя, третий информационный вход которого является входом знаменателя второго блока деления, вход числителя которого соеди О нен с выходом блока хранения параметра, а выход второго блока деления . соединен с инверсным входом блока вычитания, прямой вход которого 09 16соединен с выходом первого блока деления, а выход является выходом усредняющею аналого-цифрового преобраз ов ат ел я,Устройство по п, 3, о т л ич а ю щ е е с я тем, что блок интегрирования содержит масштабирующийсумматор, первый и второй ключи, интегратор, компаратор, первый и второйлогические элементы 2 И-НЕ, логическийэлемент НЕ и логический элемент И,"причем первый информационный входблока интегрирования является первымвходом масштабирующего сумматора, выход которого соединен с информационным входом первого ключа, выход которого соединен с первым информационным входом интегратора, второй информационный вход блока интегрирования соединен с вторым входом масштабирующего сумматора и информационнымвходом второго ключа, выход которогосоединен с вторым информационным входом интегратора, выход которого сое"динен через компаратор с первым входом первого логического элемента2 И-НЕ, выход которого соединен с входом сбнуления интегратора и первымвходом второго логического элемента2 И-НЕ, второй вход которого соединенс выходом логического элемента НЕ ипервым входом логического элементаИ, второй вход которого соединен свыходом второго логического элемента2 И - НЕ и вторым входом первого логического элемента 2 И-НЕ, а выход, логического элемента И является выходомблока интегрирования и соединен с входом управления второго ключа, входуправления блока интегрирования соединен с входом управления первогоключа и входом логического элемента НЕ.1