Имитатор для тестирования компонентов моноканальной локальной вычислительной сети

к областиожет быть роверки окальной тских сисвж стана блоков ГОСУДАРСТВЕННЫЙ НОМИТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТПРИ ГКНТ СССР ВТОРСНОМУ СВИДЕТЕЛЬСТВ 1) 4254246/24-242) 02,06.87(7 1) Институт электроникилительной техники АН ЛатвС(54) ИИИТАТОР ДЛЯ ТЕСТИРОВПОНЕНТОВ ИОНОКАНАЛЬНОЙ ЛОКАЛВИЧИСЛИТЕЛЬНОЙ СЕТИ(57) Изобретение относитсявычислительной техники и иисаользовано для тестовойкомпонентов моноканальной лвычислительной сети (абонетем транспортных н канальций, контроллеров моноканал доступа к физической среде пер д чи данных). Цель изобретения - расширение функциональных воэможностей за счет введения дополнительных режимов имитации, Цель достигается тем, что в имитатор, содержащий блоки памяти и управления, формирователь контрольной последовательности кадра, генератор импульсов, блок вывода данных, введены блок адресации, блок счета длины кадра, блок ошибок, мультиплексор данных, счетчик мультиплексора данных и блок, задержки. Имитатор дает воэможность формировать разнообразные тестовые кадры за счет изменения в широких пределах длиныФ кадра, внесения ошибки Любой омбинации в контрольное поле, регулирования межкадрового интервала, что: в конечном итоге позволяет повысить достоверность (полноту и точность) диагностирования сетевы( компонен- е тов. 8 нл.ааЬ1446621 иые тлиб Составитель В. Техред Л.Олийн Корректор Г,Решет едак.Воровн Закаэ 6748/53 Тираж 704 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям .прн ГКН113035, Москва, Ж"35, Рауаская нэб., д. 4/5 изводственно-полиграфическое предприятие, г. Ужгород, ул, Проектная, 4Изобретение относится к вычислительной технике и может быть исполь зовано для тестовой проверки компонентов моноканальной локальной вы 5 числительной сети, в частности для тестовой проверки абонентских систем, транспортных и канальных станций, контроллеров моноканала и блоков доступа к физической среде передачи данных.Целью изобретения является расширение функциональных возможностей за счет введения дополнительных режимов имитации. 15На фиг. 1 представлена блок-схема имитатора, на фиг.2-8 - примеры реализации Функциональных схем блока памяти, блока управления, блока адресации, блока счета длины кадра, 20 блока фиксации ошибок, блока задержки и блока вывода данных.Имитатор (Фиг. 1) содержит блок 1 памяти, блок 2 управления, блок 3 вывода данных, мультиплексор 4 дан ных, счетчик 5 мультиплексора данных, блок 6 адресации, блок 7 счета длины кадра, Формирователь 8 контрольной последовательности кадра (КПК), блок 9 Фиксации ошибок, блок 10 за держки и генератор 11 импульсов.Блок 1 памяти содержит (Фиг. 2) коммутатор 12 адреса, первую 13, 14 и вторую 15, 16 группы запоминающих узлов (ЗУ) и мультиплексор 17. В блоке 1 памяти используются группы ЗУ емкостью 2 х (8 х 2048) бит, заполняемые по 16-ти разрядной шине "Данные путем последовательной адресации ячеек памяти. При записи образуется сообщение, кратное по длине числу 16 и содержащее до 4096 октетов. Разбиение ЗУ на две группы предназначено для записи текущего и последующего кадров.45Блок 2 управления содержит (Фиг.З) элементы ИЛИ 18-20 и распределитель 21 импульсов. Блок 6 адресации содержит (фиг.4)дешифратор 22, коммутатор 23 счетныхимпульсов и адресные счетчики 24 и 25.Блок 7 счета длины кадра содержит (фиг,5) мультиплексор 26 адресных счетчиков, схему 27 сравнения ирегистр 28 длины кадра,Блок 9 фиксации ошибок содержит(Фиг.б) счетчик 29 КПК, регистр 30ошибок и сумматор 31 по модулю 2,Блок 10 задержки содержит (Фиг.7)последовательно соединенные элемент32 задержки и программируемый элемент 33 задержки.Блок 3 вывода данных содержит(Фиг,8) элемент ИЛИ 34, счетнын триггер 35, выходной мультиплексор 36,кодер 37, узел 38 передачи данных,перестраиваемый делитель 39 частотык узел 40 передачи сигналов управления,На чертежах показаны также связи41-61 между блоками имитатора.Формирователь 8 реализует стандартный алгоритм построения контрольной последовательности с использованием сдвигового регистра для деления на полином 32-й степени поаналогии с делением на полином 16-йстепени в стандарте Х.25.В процессе работы устройства формируются тестовые кадры, представляющие имитацию сетевых данных. Имитатор подключается своими выходамилибо к блоку доступа со стороныабонентской системы, либо к абонентской системе со стороны блока доступа. В первом случае имитируетсяработа абонентской системы, во втором - моноканал ные данные. Имитация сетевых данных осуществляется настандартном интерфейсе блока доступас абонентской станцией. Выходной интерфейс имитатора, соответствующийстандарту ТБО 8802/3, поддерживаетсяузлом 38 и узлом 40 блока 3. Для1передачи данных по выходу Данныеимитатора используется манчестерскоекодирование: по выходу Управлениепередаются прямоугольные импульсычастотой 5 или 10 МГц. Моменты перепадов выходного напряжения задаютсягенератором 11. По выходу "Данные"либо передается информация, поступающая в блок 3, либо устанавливается состояние отсутствия сигнала, чтоопределяется соответствующими сигналами с выходов блоков 2 и 9. Состояние выхода "Управление" (наличие сигнала в виде прямоугольных импульсовразличной частоты или отсутствие сигнала) задается извне по входу Уп 3равленнеУстройство работает следующим образом.До начала формирования тестовых кадров сигналом по входу "Установка" производится начальная установка бло 14466230 После установки имитатора в начальное состояние сигналом по входу "Запись" осуществляется запись данных, поступающих по входной шине "Данные" в блок 1 памяти (ЗУ 13 и 14, фиг.2), блок 7 (регистр 28 длины кадра, фиг.5) и блок 9 (регистр 30 ошибок, Фиг.б). При этом во время записи данных в блок 1 выполняются следующие действия: по входу "Адрес" на адресной шине устанавливается адрес ячеек ЗУ,который через коммутатор 12 передается на адресные входы ЗУ 13 и 14(фиг.2),по входу "Данные" на входной шинеустанавливаются данные, которые не"обходимо записать по выбранному адресу,405055 ков имитатора, При поступлении этогосигнала на вход блока 1, (вход "Установка" коммутатора 12 адреса,фиг.2)входная шина "Адрес" подключаетсяк первой группе ЗУ 13 и 14, а выходблока 6 адресации - к второй группеЗУ 15 и 16. Одновременно блок 1 памяти переводится в состояние, обеспечивающее выборку данных с выходоввторой группы ЗУ 15 и 16 путем воздействия по входу "Установка" намультиплексор 17 (фиг,2). При поступлении сигнала "Установка" на входблока 2 сигналами с выходов распределителя 21 блокируется передача импульсов генератора 11 на входы счетчика 5, блока 9 Фиксации ошибок иформирователя 8. Одновременно темже сигналом с выхода элемента ИЛИ 18производится начальная установкасчетчика 5, блока 6 (сброс адресныхсчетчиков 24 и 25 и блокировка коммутатора 23, фиг.4), формирователя 8и блока 9 (сброс счетчика 29,фиг.б).При поступлении сигнала "Установка"на вход блока 3 .активизируется еговход с подключенным мультиплексором4 (при воздействии сигнала "Установка" на вход счетного триггера 35осуществляется его сброс и выходноймультиплексор 36 подключает выходмультиплексора 4 к входу кодера 37,фиг.8), блокируется (переводится всостояние отсутствия сигнала) выход"Данные" (по установочному входу накодер 37 передается запрет функцииманчестерского кодирования). сигналом по входу Записьпроизводится запись данных в ячейки ЗУ 13 и 14 (фиг.2).Запись данных в блок 7 длины кадра и блок 9 фиксации ошибок выполняется без адресации. При этом в регистр 28 длины кадра заносится количество бит информации, записываемой в ЗУ 13 и 14, В регистр 30 заносится синдром ошибки КПК в виде единиц тех разрядов, в которых предполагается имитировать ошибки.После записи всех данных сигналов по входу "Переключение" с выхода элементаИЛИ 19 осуществляется переключение входной шины "Адрес" и выхода блока 6 к группам ЗУ блока 1 памяти. Этот сигнал поступает на входы коммутатора 12 и мультиплексора 17: входная шина "Адрес" подсоединяется к адресным входам ЗУ 15 и 16, выход блока б - к входам ЗУ 13 и 14.Сигналом по входу "Пуск" через элемент ИЛИ 20 и распределитель 21 (фиг. 3) осуществляется считывание данных кадра, записанного в блоке 1 памяти (в ЗУ 13 и 14): разрешается передача импульсов генератора 11 с выходов распределителя 21 на входы счетчика 5 и формирователь 8Кроме того, этим же сигналом с шестого выхода блока 2 управления (с выхода элемента ИЛИ 20) разрешается вывод информации с выхода мультиплексора 4 данных на выход "Данные" блока 3 вывода данных (через выходной мультиплексор 36 и узел 38 после разрешенного манчестерского преобразования кодером 37 (Фиг.8). Выборка данных из блока 1 памяти осуществляется с помощью счетчика 5и блока 6 адресации.По сигналу "Пуск" в счетчике 5 мультиплексора начинается счет импульсов генератора 11 по модулю 16;счет 0-5. Выходные сигналы счетчика 5 воздействуют на мультиплексор4 таким образом, что в процессе счета вход мультиплексора 4 последовательно подключается к какдому из 16-ти выходов блоха 1. Фактически мультиплексор 4 выполняет передаточную функцию при выборке данных иэ первой группы ЗУ 13 и 14 блока 1 памяти, так как вход мультиплексора, 4 (фиг. 1 и 2) соединен с ЗУ 13 к 4 через мультиплексор 17.Адреса выбираемых данных иэ указанной группы ЗУ блока 1 задаются блоком 6 с помощью адресных счетчиков 24 и 25 (фиг.4), выходы которых соединены через коммутатор 12 адреса блока 1 памяти с адресными входами соответствующих ЗУ 13 и 14 (фнг.2).Переключение адресных счетчиков 24 и 25 н, следовательно, смена адреса ции ЗУ 13 н 14 осуществляется через коммутатор 23 сигналами в виде вьпсодных импульсов дешифратором 22 при соответствующем счете 12 и 14. счетчика 5, причем первым переключается 16 адресный счетчик 24, так как, коммутатор 23 запускается импульсом, выделяемым на выходе дешифратора 22:.при счете восемь счетчика 5 (снима-ется блокировка коммутатора 23, сде ланная сигналом "Установка" ), Поки" мо упомянутых импульсов дешифратор 22 выделяет в виде выходного сигнала также импульс при счете 0 счетчика 5, который совместно с импульсом 2 счета 8 поступает на мультиплексор 26 (фиг.5).Таким образом, выборка данных из блока 1 памяти носит циклический характер. Цикл состоит из 16-ти тактов: ЗО восемь тактов (счет 0-7) для выборки восьми битов ЗУ 13 и восемь тактов (счет 8-15) для выборки восьми битов ЗУ 14. Сиена адреса ячеек ЗУ 13 прообразование уровней и гальваническуюразвязку соответствующих сигналов 5 144 б 62 1 6согласно стандарту 150 на интерфейсе с блока доступа с абонентскойсистемой.Формирователь 8 переводится битовой последовательностью с выходамультиплексора 4 в состояние, отвечающее расчетному значению, вычисляемому по алгоритму определения контрольной последовательности кадра встандарте 180 8802/3. Расчет КПКпроизводится по известной схеме циклического кодирования путем деленияна образующий полином 32-й степени.Функция деления входного номинала(двоичной последовательности на выходе мультиплексора 4) обеспечивается тактовыми импульсами и приводитк образованию контрольного кода, яв 0 ляющегося 32-разрядным остатком отпроизводимого полиноминального деления. Сформированный таким способомкод сохраняется до поступления сигнала с выхода блока 7.Битовый поток на выходе мультинлексора 4 прерывается по сигналублока 7. В предлагаемом имитаторедлина кадра ограничена только сверху 4096 байтами. Отсутствие другихограничений позвопяет менять двинукадра от теста к тесту в широкихпределах. Информация о числе бит,подлежащих передаче, записывается вблок 7 во время записи данных и визводится во время считывания данных 3 б процессе передачи данных кадра этоЗУ 14 и иао орот,14 б число сравнивается с другим числом,Битовый поток, образуемый на выхо- соответствующею текущему значениюде мультиплексора д4 данных поступа- количества переданных бит. Число пеет на вход формироватмирователя 8 и блок 3 редаиных бит определяется в блоке 7вывода данных. Блок 3 (фиг.8) обес в зависимости от значения сигналов,печивает передачу информации через йоступающих с выходов счетчикавыходной мультиплексор 36, кодер 37 и блока б. Информация о числе бит,и узел 38 на выход Данные" подлежащих передаче, записывается втора. Кодер 37 реализует манчестерс- регистр 28, младшие разряды текущегокое, кодирование двончно"нчной последо б числа переданных бит задаются счетчивательности, поступающе с вй с выходно-ком 5 разрядные выходные сигналы коЭго мультиплексора , моме36 мо енты воз- торого поступают на схему 27 сравнеможных перепадов значений сений сигнала ния, а старшие разряды числа передаюв манчестерском коде задаютзадаются гене- щих бит задаются мультиплексором 26.ратором 11 импульсов, Помимо кодера б 0 Прн выделении счета 0 счетчика 5 де 37 импульсы генератора часто11 частотой шифратором 22 (фиг,4) в соответствиис упомянутым 16-ти-тактным циклом кваемый делитель частоть,39 астоты который схеме 27 сравнения подключается адв зависимости от сигналовналов по входу ресный счетчик 24 (фиг.4), а при ви.. Управление выдает прямоугольные бб делении счета 8 мультиплексор 26 пеимпульсы частотои , ил10 5 или О,МГц, реключается на пересылку данных адУзел 38 и узел осущест40 ествляют пре- ресного счетчика 25. Таким образом,четыре мпадших разряда показывают текущее число бнт данных по модулю 16;двенадцать старших разрядов определяют число 16-ти тактных циклов. В сумме образуется длина переданного кадра.При равенстве текущего и заданно 5 го значений длины кадра с выхода схемы 27 сравнения (фиг,5) поступает сигнал на входы блока 2, блока 3 и формирователя 8. При этом формирова" тель 8 прекращает расчетные функции по определению КПК, переходя из состояния вычисления в состояние вывода контрольного кода, в блоке 3 вывода данных прекращается прием данных с 1выхода мультиплексора 4 и подключается выход сумматора 3 1 (фиг. 6) блока 9. В блоке 2 при поступлении сигнала с выхода блока 7 на вход распределителя 21 (фиг.З) блокиру ется подача импульсов генератора 11 на счетчик 5, в результате чего прекращается выборка данных из блока 1 памяти (из ЗУ 13 и 14, фиг. 2); выход генератора 11 (через распреде литель 21) коммутируется на вход блока 9, в котором определяется тестовая контрол;,ная последовательность (суммарный сигнал контрольньк значений и ошибок) и ее длина. Импульсы 30 по линии 52 поступают на входы счетчика 29 и регистра 30. Содержание регистра 30 ошибок, заданное во время записи данных, сдвигается и поступает в последовательном виде на сумма тор 31. На другой вход сумматора 31 поступает контрольная последовательность с выхода формирователя 8 после прекращения в нем расчета КПК но сиг" налу с выхода блока 7. Вывод конт рольного кода иэ формирователя 8 осуществляется в последовательном виде под воздействием тех же импульсов, поступающих с выхода блока 2, которые предназначались ранее для расчета КПК. Суммарный сигнал контрольньк значений и ошибок с выхода сумматора 31 по линии 46 поступает на вход блока 3 вывода данных и далее на его вькод "Данные". Одновременно в счетчике 29 производится подсчет длины контрольной последовательности. После поступления 32-х бит, т.е. 32-.х импульсов с выхода распределителя 21, на выходе счетчика 29 образуется сигнал конца контрольной последовательности, который поступает на входы блока 2, блока 3 вывода данных .и блока 10. При этом, в блоке 2 1446621 8сигнал конца КПК блокирует генерацию импульсов генератора 11 (на выходах распределителя 21 импульсов, фиг,З)", в блоке 3 вывода данных блокируется выход "Данные" (по линии 47 сигнал конца КПК поступает на вход кодера 37, который прекращает функцию манчестерского кодирования)В блоке 10 задержки (фиг.7) величина задержки элемента 32 выбирается с учетом минимального межкадрового интервала, величина задержки элемента 33 изменяется. Задержанный. элементом 32 сигнал конца КПК (по линии 48) поступает на вход блока 3 вывода данньк и вновь активизирует его вход, соединенный с выходом мультиплексора 4 (через элемент ИЛИ 34 этот сигнал переключает счетный триггер 35, сигнал с выхода которого воздействует на выходной мультиплексор 36). В бло-, ке 2 (фиг.З) задержанный элементом 32 сигчал используется для перевода имитатора в начальное состояние готовности к передаче следующего кадра, поступая с выхода элемента ИПИ 18 на входы счетчика 5, блока 6, блока 9 и формирования 8 КПК, задержанный сигнал конца КПК осуществляет сброс счетчика 5 мультиплексора данных, сброс адресных счетчиков 24 и 25 и блокировку коммутатора 23 блока 6 адресации (фиг. 4), сброс счетчика 29 блока 9 (фиг.6)., а также устанавли" вает начальное состояние формирователя 8. Этим же сигналом с выхода элемента ИЛИ 18 блокируются выходы распределителя 2,1 импульсов (фиг.З).Кроме того, задержанный элементом 32 (фиг.7) сигнал через элемент ИЛИ 19 (фиг. 3) поступает на вход режима блока 1 памяти (фиг.2) и воздействует на коммутатор 12 и мультиплексор 17, подготавливая выборку данных :нз ЗУ 15 и 16 по адресам, определяемым блоком 6. Иомент начала передачи :очередного кадра определяется задерж" кой сигнала конца КПК программируемым элементом 33 задержки, с вькода которого он поступает на вход элемента ИЛИ 20 (фиг.З). Действие этого задержанного сигнала аналогично первоначальному запуску. имитатора сиг" налом по входу "Пуск".Таким образом, имитатор подготовлен к передаче нового тестового кадра, содержащего в ЗУ 15 и 16 блока 1 (фиг.2). Запись данных этого кадра, 9 l 1446621 1 Оа также запись данных о числе бит вблоке 7 (в регистр 28, фиг.5) и данных об ошибках КПК, вносимых в блок9 (регистр 30, фиг,б), осуществляется во время считывания первого кадра до момента появления сигнала навыходе элемента 32 задержки (фиг. ).И наоборот, во время считывания очередного кадра, содержащегося в ЗУ 15и 16, производится запись данных следующего кадра в ЗУ 13 и 14 (фиг.2),а также запись данных, сопутствующихэтому кадру. 40 15 Формула изобретенияИмитатор для тестирования компонентов моноканальной локальной вычислительной сети, содержащий блокпамяти, первый адресный вход, информационный вход и вход строба записи которого являются соответственно входами "Адрес","Данные", и "Запись" имитатора, а вход режима соединен с первым. выходом блока управления, вто рой и третий выходы которого соединены соответственно с установочным и тактовым входами формирователя контрольной последовательности кадра, блок вывода данных, первый и второй выходы которого являются со 11 1 ответственно выходами Данные и"Управление" щлитатора, а тактовыйвход и вход задания коэффициента пересчета соответственно соединены с35выходом генератора импульсов и управляющим входом имитатора, первыйрежимный вход и вход пуска блока управления являются соответственно входами сигналов "Переключение" и"Пуск" имитатора, а установочныйвход соединен с установочным входом устройства и установочными входамиблока памяти и блока, вывода данных,о т л и ч а ю щ и й с я тем, что,с целью.расширения функциональныхвозможностей за счет введения дополнительных режимов имитации, вимитатор введены блок адресации,блок счета длины кадра, мультиплексор данных, блок задержки, блок фиксации ошибок и счетчик мультиплексора данных, причем выход генератораимпульсов подключен к тактовому входу блока управления, четвертый 1 пятый и шестой выходы которого соединены соответственно со счетным входом счетчика мультиплексора данных,тактовым входом блока фиксации ошибок и разрешающим входом блока вывода данных, первый и второй информационные входы и стробирующий входкоторого соединены соответственно свыходом мультиплексора данных и первым и вторым выходами блока фиксагииошибок, первый и второй информационные входы и вход строба записикоторого подключены соответственно квыходу формирователя контрольной последовательности кадра и к входам"Данные" и "Запись" имитатора, аустановочный вход - к второму выходублока управления и установочным входам блока адресации и счетчика мультиплексора данных, выходом соединенного с адресным входом мультиплексораданных, информационным входом блокаадресации и первым информационнымвходом блока счета длины кадра, второй информационный и синхронизирующий входы которого соединены соответственно с первым и вторым выходами блока адресации, а третий информационный вход и вход строба записи -соответственно с входами "Данные"и 113 апись 11 имитатора, выход блокасчета длины кадра подключен к второму входу режима блока управленияи входам режима выводного блока иформирователя контрольной последовательности кадра, информационнымвходом соединенного с выходом мультиплексора данных, группа информационных входов которого соединена сгруппой выходов блока памяти, вторымадресным входом подключенного к первому выходу блока адресации, входыстроба конца контрольной последовательности, начала цикла и конца цикла блока управления соединены соответственно с вторым выходом блокафиксации ошибок и первым и вторымвыходами блока задержки, вход и второйвыход которого соединены соответственно с вторым выходом блока фиксации ошибок и синхронизирующим входом блока вывода данных, 1446621