Запоминающее устройство

СОЮЗ СОВЕТСКИХСОЦИАЛ ИСТИЧЕСНИХ 14430 1)4 С 11 НИ ВИДЯТ ЕЛЬСТВ ВТОР СНОМ О/27 СССР982.СР19 85. АКЩЕЕ УСТРОИСТВО(54) ЗАПО (57) Изоб лительной пол ьзной длЦелью ыстрна. тель, регрегистр адниц Фрагмпервый и ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ ИОАНИЕ ИЗОБ(56) Авторское свидетельство926712) кл, С 11 С 11/00, 1Авторское свидетельство СС1185394, кл, С 11 С 11/00,етение относится к вычистехнике и может быть исдля хранения слов перемен- кратной разрядности байта, ретения является повыше- действия и упрощение устстройство содержит накопистр адреса ячейки памяти, реса байта, регистры грантов, блоки сравнения, торой дешифраторы, шифратор, селектор адреса, группы элементов И, ИЛИ, элементы И, ИЛИ-НЕ. Вустройстве весь массив ячеек накопителя разбивается на сегменты, граничные адреса которых записываются в регистры границ сегментов. Каждому сегменту ставится в соответствие определенный формат ячейки, по которомувнутри Ып-разрядной ячейки накопителя (п 1 -разрядность байта) располагаются слова, длиной 1,2 ф байтов,По результату анализа первой группы "старших разрядов полного адреса считываемого (записываемого) слова определяются разрядность и расположение группы слов в ячейке, а по результату анализа второй группы старшихразрядоз - адрес младшего байта ипри считывании - разрядность требуемого слова. Достижение цели изобретения обуславливается сокращениемвремени обращения к устройству засчет исключения предварительного такта выборки и декодирования указателя формата. 6 ил 1 табл.рректор С.Черн едактор А.Шанд ехр одписно 47 Тираж 590 ВНИИПИ Гасударственнпо делам изобретен 3035, Москва, 3-35, Р Заказ 638 го комитета СССРий и открытий ушская наб., д. 4/5 водственно"полиграФическое предприятие, г, Ужгород, ул. Проектная, 1443029Изобретение относится к вычислительной технике и может быть использовано для хранения слов переменной длины, кратной разрядности байта,Целью изобретения является повышение быстродействия и упрощение устройства.На фиг.1 приведена структурная схема запоминающего устройства; на 10 Фиг.2 - структурная схема коммутатора; на фиг.3 - пример размещения в ячейках накопителя слов для 1 = 4; на фиг.4 - Функциональная схема узла Формирования маски, образованного 15 вторым дешифратором ишифратором; на фиг,5 - функциональная схема селектора адреса; на фиг. б - временная диаграммаработы устройства в режимах чтенияслова, записи в ячейку накопителя и 20 записи в регистры границ сегментов.Устройство содержит накопитель 1, представляющий собой совокупность элементов 2 (микросхем БИС ОЗУ), имеющих адресные 3 и числовые 4 входы, 25 входы 5 записи МК и входы 6 СЯ выбора кристалла, регистр 7 адреса ячейки памяти, регистр 8 адреса байта, первый дешифратор 9, группы элементов И 10 - 12 группу элементов 30 ИЛИ 13 и коюаутатор 14. Входы группы элементов И 11 и выходы группы элементов И 12 подключены к числовой шине 15, которая является информационными входами-выходами устройства. Информационные входы регистров 7 и 8 подключены к адресным входам 16 устройства.Устройство содержит также группу регистров 17 границ сегментов, груп пу блоков 18 сравнения, второй дешифратор 19 и шифратор 20, которые служат для формирования маски с целью выбора только нужных разрядов накопителя 1Для этого каждыи из 1 с Выходов шифратора 20 соединен с входами 5 выбора кристалла соответствукщей щ-разрядной группы элементов 2 накопителя 1. Информационные входы 21 первой группы дешифратора 19 подклю 50 чены к выходам регистра 8, а информационные входы 22 второй группы дешифратора 19 соединены с выходами блоков 18 сравнения.Устройство содержит также первый элемент И 23, элемент ИЛИ"НЕ 24, вто 55 рой элемент И 25, селектор 26 адреса, установочные входы 27, вход 28 чтения, вход 29 записи информации,вход 30 записи границ сегментов, синхронизирующие входы 31 - 33 и связь 34Селектор 26 предназначен для формирования сигнала разрешения записи на входе выборки одного из регистров 17 в режиме записи в эти регистры. За регистрами 17 закреплено 2 адресов в адресном пространстРве. Для выбора одного из регистров 17 по адресу из регистра 7 на вторые входы селектора 26 поступает (ц-р)- разрядный код, определяющий группу наР2 адресов, из которых Я адресов присвоены регистрам 17, где и - разрядность регистра 7, р - число разрядов в адресе ячейки памяти, в которых закодирован номер регистра 17, а Б - число регистров 17.Допустим, что младшие разряды слова должны размещаться в младших разрядах числовой шины. Тогда при выполнении выборки из ячейки, содержащей несколько слов, выбираемое слово должно сдвигаться на Ьщ разрядов вправо, где Ь - содержимое регистра 8 адреса байта. При записи слово из младших разрядов числовой шины должно быть сдвинуто на Ьщ разрядов влево. Дпя выполнения требуемых сдвигов служит коммутатор 14.Коммутатор 14 содержит (фиг,2) групп двухвходовых элементов И 35. Первая группа элементов И, предназначенная для коммутации слова без сдвига (когда Ь = О), содержит Е, элементов И. Вторая группа, служащая для коммутации слова со сдвигом на щ разрядов (Ь = 1, содержит (1 -1)щ элементов И, -я группа, служащая для передачи слова со сдвигом на (х)щ разрядов, содержит (1-1+1)щ элементов И. Последняя 1 с-я группа, осуществляющая передачу со сдвигом на щ(1-1) разрядов, состоит из щ элементов И. На фиг.2 1=4.Входы 36 блока 14 являются информационными. Первый вход 1-го элемента И 35 каждой группы соединен с 1-м входом из информационных входов 36. Всего имеется Ьп информационных входов, причем каждая из групп 36,1 36.4 этих входов соответствует одно" му байту.Вторые входы элементов И 35 каждой из 1 групп объединены и подключены к одному из 1 управляющих входов 37, которые соединены с выходами де7 адреса яч цк, а черех , иколы ца вхопах 1 и 22 дешцФратора9, Рассмотрим возможные комбинации копов х, и х которые могут возникнуть прц обращении к ячейкам изр азлчных с е гмецт ов со гл асио примерупо фиг. 3,В первом сегменте располагаютсяслова длиной 4 байта, оци заполяютвсю ячейку, возможно только одно значение адреса мталего байта Ь = х,Р. Адрес ячейки из регистра 7аЬ слеповательцо, ца выходе всехблоков сравнения 18 в этом случаенулевые сигзлы, т.е. х = 000,Во втором сегменте располагаютсяслова длиной 2 байта, так,что адресмладшего разряда может приниматьодно цз лвух значений (Фиг.З)х, = 00,10Адрес иэ регистра 7лежит в пределах 1,- аЬ, следо -вательцо ца выходе первого из блоков сравнения устаОл 7 ся е 1 ццчцьп 1сигнал, а на выходах двух других -нулевые, т, е, х = 001,Б третьем сегменте (Фиг.3) располагаются с.;она длиной 1 байт и садресом байта Ь = 00, а также слонадлиной 3 байта с адресом младшегобайта Ь = О 1, т,е. х,= 00,01. Ад-рес ячейки лежит н пределах ЬаЬследовательно, на выходах двух блоков 18 сравнения устанавливаются едцичнье сигналы, а на выходе третьем -нулевой, т.е, х = 011,гВ четвертом сегменте располагаются слова длиной 1 байт, адрес байтаможет принимать любое значение т,е.х, = 1 О),О 1, 10,11, Так как н этомслучае Ь з, а, то х, = 11.По предположению входы 6 микросхем2 являются входами выбора кристаллаС 8, т. е, для выполнения считыванияили записи на эти входы должен бытьподан сигнал высокого уровня (логическая единица). Поэтому в соответ"ствии с Фиг.З при обращении к первому сегменту (слоно длиной 4 байта)должны быть сФормированы сигналылогической единицы на входах 6 всехчетырех байтов, т.е. код на ныходешиФратора 20 должен быть У = 1111.При обращении к второму сегменту5(в каждой ячейке по дна слова подва байта) код на выходах шиФратора20 может принимать значение У0011, если Ь = 00 (записываетсяили считывается слов хпо фиг.З),35 31443029шиФратора 9, Выходы 3-го элемента Ит-й группы ерез элементы И 5 И 38одключеы к э.-)В+3)-му выхоцу 9коммутатора. Каждая иэ групп 39,-394 выходов коммутатора соответствуе одному байту и сос тоц г ив т вых лов,11 умерация входов Зб и выходов 39блока 14, групп элементов И 35, а так.же элементов И 35 внутри каждой груп- Опы ведется сверху вниз. Нумерация управляющих входов 37 ведется слева направо.Для того, чтобы было можно вьпол-нять сдвиги ицФормации вправо при 5выборке слова и влево при записи вячейку накопителя с помощью одного итого-же набора элементов И 35 (Фиг.2,нужно, чтобы входы элементов ИЛИгруппы 13 с первого по 1 п-й были соединены с выходами элементов И группы 10, соответствующих разрядам сЬч-го по перный, Другие входы элементов ИЛИ группы 13 с первого по 1 ш-йсоединены с выходами элементов И груп пы 11, соответствующих разрядам числовой шины с первого по Етп-й. Крометого, выходы коммутатора 14 с первого по 1 ш-й соединены с нходами элементов И группы 12, соответствующих 30разрядам числовой шинь с 1 в-го попервый и с входами накопителя 1 разрядов с первого по мвтп-й, Нумерация разрядов накопителя и числовой шиныведется, начиная с мпадпего, т.е,разряды младшего байта выходов накопителя через элементь И 10 иэлементы ИЗП 1 13 подключаются к входам 36,4 коммутатора (Фиг.2), а разряды младшего байта числовой шины15 через входные элементы И 11 и элементы ИИ 13 подключаются к входам36.козутатора 14,ф Допустим, что число сегментов ячеек одинакового Формата равно четырем.Младший адрес первого сегмента Ь= 000, а старший адрес четвертого сегмента Ь = 111. Старшие адреса первого, второго и третьего сегментон Ь, Ь и Ь являются переменными. Их значения, установленные дляданной задачи, хранятся в регистрах17 границ сегментовНа Фиг.З приведен пример размещения в накопителе ячеек различногоФормата. В соответствии с Фиг.2 приннято, что максимальное число бантов,размещаемых в ячейке Е равно 4. Обозначим через а содержимое регистра443029 Код на входахвторого дешифратора Код навыходахшифратор а 000 00 30 00 ОО 001,10 001 1100 01 00 0001 О 1 01 1110 0001 00 0010 0100 1 О 1000 45 5щи У= 1100, если Ь = 10 (для елова х ).При обращении к третьему сегменту, в каждой ячейке которого могут быть слова длиной один или три байта, должно быть У = 0001 (для слова х ), если Ь = 00,или У = 1110 (для слова х 1), если Ь 01.При обращениИ к четвертому сегмен-О ту код на выходе шифратора 20 должен принимать значение Уд= 0001, если Ь = 00 (для слова х ), У = 0010, если. Ь = О (для слова х ), УФ = 0100, если Ь = 1 О (для слова х ) 15 и У = 1000, если Ь = 11 (для слова хзВозможные комбинации кодов х, и хна входах дешифратора 19 и соответствующие им коды У на выходах 20 шифратора 20 сведены в таблицу. Указ анное в таблице пр еобр аэ ов ание кодов реализуется блоками 19 и 20 (фиг.4). Дешифратор 19 в приводимом примере имеет 5 входов. Такой дешиф ратор может быть построен на двух стандартных 4-входовых дешифраторах 40 (например, К 155 ИДЗ), Такой дешифратор имеет инверсные выходы и по два управляющих входа ЯО и Г 1, один 55 из которых является общим синхронизирующим входом 34 дешифратора,19. Другой управляющий вход дешифраторов 40 соединен с одним из информационных входов, причем у одного дешифраторанепосредственно, а у другого - черезинвертор 41. Шифратор 20 состоит изэлементов И-НЕ 42, которые на Фиг.4согласно их функциональному назначению изображены как элементы НЕ-ИЛИ. Соединения выходов дешифратора 40с входами элементов шифратора выполнены согласно указанной таблице.Для формирования разрешающегосигнала на входах выборки регистров17 для записи в них границ сегментовячеек одинакового Формата в структурную схему устройства (фиг.1) введенселектор 26, который может быть реализован, например, как показано нафиг.5. Задачей селектора 26 являетсяФормирование логической единицы наодном из своих выходов при совпадениикода, поступающего с выходов старшихразрядов регистра 7, с соответствующими разрядами постоянного кода,поступающего по входам 27 устройства.Селектор (фиг.5)содержит схему43 сравнения и дешифратор 44,В качЕстве схемы 43 может быть использована схема сравнения К 555 СП 1,имеющая две группы информационныхвходов для сравниваемых кодов, атакже 3 входа, служащих для каскадного включения этих схем, Для правильной работы селектора 26 в приводимом примере на входы А ) В н А ( Всхемы 43 сравнения должны быть поданы сигналы логического нуля, а навход А = В - логической единицы. Этисигналы являются составляющими кодах на входах 27 устройства. Остальные 1-р составляющих кода хуподаются на первые информационные входысхемы 43. Вторые информационныевходы схемы 43 подключены к выходамц-р старших разрядов регистра 7, авыходы р мпадших разрядов этого регистра подключены к информационнымвходам дешифратора 44, управляющийвход которого подключен к выходуА = В схемы 43. Выходы дешифратора44 являются выходами селектора 26 иподключены к управляющим входам регистров 17 границ сегментов. В примере по Фиг5 р = 2, так как количество регистров 7 в примере равнотрем (ц-разрядность регистра 7),1Работа устройства по Фиг,1 поясняется временной диаграммой, изображенной на Фиг.6, где С 1-СЗ - синхро 1443029сигналы первого - третьего тактов,поступающие по входам 31-33 устройства, 1 а -13 о - сигналы на управляющих шинах 28-30; У, - код на выходах 1.-го блока, а у сигнал на выходе 1-го элемента по фиг.1.Запоминающее устройство работаетследующим образом,В режиме виборки устройство находится при 11 = 1 и Ц = П= О,Сигналом С 1 код, поступающий по адресной шине 16, записывается в регистры 7 и 8. Адрес ячейки а = Ут н блоках 18 сравнения сравнивается с границами сегментов Ъ- Ьз из регистров17 и на входах 22 дешифратора 19 устанавливается код, соответствующийсегменту обращения, На входах 21 дешифратора 19 присутствует адрес бай пта Ь = Уа. Сигнал у с выхода элемента ИЛИ-НЕ 24 имеет низкий уровеньв течение второго и третьего тактов.Этим сигналом, поступающим на вход34 дешифратора 19, последний переводится в активное состояние. В этоже нре.я в соответствии с приведен -ной таблицей и с фиг.4 на выходахшифратора 20 и, следовательно, навходах 6 микросхем 2 накопителя 1 Фор-зОмируются сигналы маски. Так как 01- 0 и у =-1, то элементы 2 накопителяФнаходятся н режиме считывания,Таким образом н течение второгои третьего тактов информация из ячеек по адресу а = У из выбранныхсигналами маски У микросхем 2 поступает через открытые сигналом 11, элементы И 10, элементы ИЛИ 13, коммута"тор 14 и открытие сигналом 11 з эле- аОменты И 12 на числовую шину 15. Приэтом в коммутаторе 14 под управлением кода Ь = У выбранное слово будет размещено в младших разрядахчисловой шины.45 Допустим, считывается слово х из второго сегмента по фиг.З, т.е, для содержимого регистра 7 выполняется Ь а ( Ъ ( Ь, Такому значению 5 О адреса ячейки д соответствует код 001 на выходах блоков 18 сравнения. Слово х имеет адрес младшего байта У = Ь = 10. Таким образом, на входах 8дешифратора 19 в первом такте в результате записи адресов ячейки и байтав регистры 7 и 8 устанавливается код хо х = 00110 ( 0 - символ конкатенации) . Во втором такте сигналом удешифратор 19 переводится в активноесостояние, в котором он удерживаетсядо конца цикла. Входной код дешиф,ратора х о х, = 00 1 О преобразуетсяблоками 19 и 20 согласно фиг.4 и приведенной таблице н код маски У ==1100 который поступает на входы 6микросхем 2 накопителя 1. При этомна входы 6 (т.е, СЯ) тех микросхем2, которые соответствуют двум старшим байтам, т.е. расположению слова х , будут поступать сигналы логической единицы, что переведет этимикросхемы в режим считывания. В результате на выходах накопителя - вразрядах, соответствующих двум старшим байтам, устанавливается код х,а в двух младших байтах сохраняютсясигналы режима хранения. Так как11 э= 1, этот код через открытые элементы И 10 и элементы 1 ПИ 13 поступает на входы 36 коммутатора 14(фиг.2), причем слово х, поступитна входы 36.1 и 36.2 (входы двух старших байтов при выборке).С момента записи адреса байтав первом такте в регистр 8 на еговыходе в примере устанавливается кодУ = Ь = 10, что с помощью дешифратора 9 приведет к появлению сигналалогической единицы на третьем иэ входон 37 коммутатора 14 (Фиг.2). В результате откроется третья группа элементов И 35, и слово поступит на ныходы 39,3 и 39.4 коммутатора, причеммладший из двух байтов слова х свходов 36,2 поступит на выход 39,4,т,е. в младшие разряды числовой ши-:ны 15, так как элементы И 12 открытысигналом 11 . Нумерация групп элементов 35 по Фиг2 ведется сверху вниз,а входов 37 - слева направо,Таким образом в режиме выборкиданные У (т,е. с выхода элементов2И 12) появляются на числовой шине15 во втором такте, причем мпадшийбайт выбираемого слова оказываетсяв младших разрядах числовой шины.По окончании третьего такта сигналыданных снимаются (фиг.6).В режиме записи устройство находится при П = 1 и 11 а = 130 = О.г 9Формирование сигналов на нходах 6элементов 2 накопителя происходиттак же, как и при выборке. В третьем.такте формируется сигнал у навходах 5 элементов 2, которые явля 1443029 10Запоминающее устройство, содержащее регистр адреса ячейки памяти, информационные и управляющий входы которого соединены с одноименными входами регистра адреса байта и являются соответственно адресными и первым синхронизирующим входами устройства, выходы регистра адреса ячейки памяти подключены к адресным входам накопителя, выходы которого соединеются входами разрешения записи Ж.,1 то приводит к тому, что в те элементы 2 накопителя, которые выбранысигналами по входам 6 в ячейку поадресу из регистра 7, будет записанаинформация, поступающая по входам 4 скоммутатора 14. По этим входам поступает слово из числовой шины 15 через открытые элементы,И 11, элементы 10ИЛИ 13 и ту из групп элементов И 35коммутатора, которая обеспечиваетсдвиг влево под управлением информации из регистра 8.Пусть, например, требуется записать информацию в позиции словах, по фиг.3, т.е. в одну из ячеексегмента, адреса которых лежат в пределах Ьс а с Ь . Поэтому так же,как и при выборке на входах 22 дешифратора 19 установится код х= 001. Так как адрес младшего байтаэтого слова Ь = х, = 10, то согласно таблице и соединениям по Фиг.4код х о х, = 00110 будет преобразован блоками 19 и 20 в.код У. = 1100,который присутствует на соответствующих входах 6 элементов 2 накопителяв течение второго и третьего тактов,Сигналами этого кода микросхемы 210накопителя, соответствующие двум старшим байтам, переводятся в активноесостояние.Через элементы И 11 и ИЛИ 13 информация из числовой шины 15 поступаетна входы коммутатора 14, причем слово х, - на входы 36.1 и 36.2. Таккак У = Ь = 10, то сигнал логичес"Якой единицы с выхода дешифратора 9устанавливается на третьем из входов 4037 коммутатора. Тем самым открывается третья группа элементов И 35, через которую слово х,поступает навыходы 39,3 и 39.4 коммутатора(фиг.2) и на входы 4 элементов 2 накопителя, соответствующих двум старшим байтам ячейки. В третьем такте слово хзаписывается, в старшие байты ячейки по адресу У на фронтесигнала у . Поэтому на числовой шине 5013сигналы записываемых данных должны,"быть выставлены не позже, чем во втором такте, и могут быть сняты не ранее, чем к концу третьего тактакак показано на фиг.6. 55В режиме записи границ сегментов устройство находится при Пз = 1 и Па = 11= О. Возможны два случая. Если разрядность числовой шины 15 достаточна для одновременной передачи всех границ, которые должны быть записаны в регистры 17, то з апись в них осуществляется следующим образом. Будем считать, что коды границ сегментов удерживаются на числовой шине 15 в течение второго и третьего тактов (как и в режиме записи информации), как показано на Фиг.6. В третьем такте формируется сигнал у, поступающий на первые управляющие входы регистров 17 (входы С). На Фронте сигнала у . коды границ зон Фиксируются в регистрах 17, которые в этом случае могут быть реализованы на П-триггерах. Их вторые управляющие входы и селектор,26 при этом не нужны.Если разрядность числовой шины 15 мала, то запись в регистры 17 может быть осуществлена по отдельности. В этом случае к началу первого такта на адресной шине должен быть установлен код, старшие разряды которого совпадают с кодом по входу 27 устройства, а младшие (по Фиг.5 два разряда) определяют регистр 17, в который выполняется запись. В результате на выходе схемы 38 совпадения появляется сигнал, который по Ч-входу переводит дешифратор 39 в активное состояние. В соответствии с кодом на Э-входах дешифратора 39 последний Формирует на одном из своих выходов сигнал, который подается на второй управляющий вход (Ч- вход разрешения записи) выбранного регистра 17, В третьем такте в этот регистр записывается информация из числовой шины 15 сигналом у , поступающим на первый управляющий вход (С-вход). Регистры 17 в этом случае должны быть реализованы на ЭЧ- триггерах (например, регистр К 555 ИР 27). Формула и з о б р е т е н и я1 МЗО ны с первыми входами элементов И первой группы, выходы которых подключены к первым входам соответствующих элементов ИЛИ группы, вторые входы1которых соединены с выходами соответствующих элементов И второй группы, первые входы которых подключены к выходам элементов И третьей группы и являются информационными входами О выходами устройства, выходы элементов ИЛИ группы соединены с информационными входами первой группы коммутатора, выходы и информационные входы второй группы которого подключе ны соответственно к первым входам соответствующих элементов И третьей группы и к выходам первого дешифратора, входы которого соединены с выходами регистра адреса байта и с информационными входами первой группы второго дешифратора, выходы которого подключены к входам шифратора, выходы которого соединены с входами выборки соответствующих байтов на копителя, вход записи которого подключен к выходу первого элемента И, первый вход которого соединен с первым входом второго элемента И, с вторым входом элемента ИЛИ-НЕ и яв- ЗО ляется третьим синхрониэирующим входом устройства, второй вход первого элемента И подключен к вторым входам элементов И второй группы и является входом записи информации устройства,12Ф29вторые входы элементов И первой группы соединены с вторыми входами эле" ментов И третьей группы и являются входом 1 чтения устройства, выход элемента ИЛИ-НЕ подключен к управляющему входу второго дешифратора, первый вход элемента ИЛИ-НЕ является вторым синхронизирующим входом устройства, а второй вход второго элемента И яв" ляется входом записи границ сегментов устройства, о т л и ч а ю щ е ес я тем, что, с целью повышения быстродействия и упрощения устройства, в него введены группа регистров границ сегментов, группа блоков сравнения и селектор адреса, причем выходы регистра адреса ячейки памяти соединены с входами первой группы селектора адреса и блоков сравнения, выходы которых подключены к информационным входам второй группы второго дешифратора, выходы селектора адреса соединены с входамн выборки соответствующих регистров границ сегментов, синхровходы которых псдключены к выходу второго элемента И, а выходы соединены с входами второй группы соответствующих блоков сравнения, выходы коммутатора подключены к информационным входам накопителя, а входы второй группы селектора адреса являются установочными входами устройства.