Устройство для моделирования деятельности операторов систем человек-машина

ОПИСАНИЕ ИЗОБРЕТЕНИЯ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ(54) УСТРОЙСТВО ДЛЯ МОДЕЛИРОВАНИЯДЕЯТЕЛЬНОСТИ ОПЕРАТОРОВ СИСТЕМ ЧЕЛОВЕК - МАШИНА(57) Изобретение относится к вычислительной технике, в частности к устройствам для моделирования деятельности операторов систем человек -машина. Цель изобретения - расширение функциональных возможностей устройства за счет моделирования групповой деятельности операторов. Длядостижения цели устройство содержитрегистры памяти, блок элементов задержки, элементы ИЛИ, схемы сравнения, блоки элементов И, элемент запрета, триггеры, группу регистров памяти, группу схем сравнения, группыэлементов ИЛИ, группу элементов И,накапливающий сумматор, элемент И,генератор тактовых импульсов, счетчик импульсов и группу блоков моделирования действий оператора, каждыйиз которых содержит регистр памяти,датчик случайных чисел, генераторравномерно распределенных чисел,схему сравнения, накапливающий сумматор, счетчик выполненных операций,Устройство позволяет в результате моделирования количественно оценить качество деятельности группы операторов. 3 ил..2 оставитель В.Фукалехред М. Ходанич опча Корректор В.Бутяга едакто 704 Подписно Пронэводственно-полиграфическое предприятие, г род, ул ектна аз 582/51 ТираВНИИПИ Государпо делам иэо113035 Москва, Ж дт Ь.1 Кбк 31 дт Юл. Я твенного комитетаретений и открытий35, Раушская наб., дИзобретение относится к вычислительной технике, в частности к устройствам для моделирования деятельности операторов систем человек5машина.Целью изобретения является расширение Функциональных возможностейустройства за счет моделированиягрупповой деятельности операторов. 10На фиг,1 изображена схема предлагаемого устройства; на фиг.2 - схемаблока моделирования действий оператора; на фиг,З - схема блоков сравнения. 15Устройство содержит четвертый элемент 1 задержки, второй триггер 2,элемент 3 запрета, первую группу 4элементов И, блок 5 памяти, первыйтриггер 6, десятый 7 и девятый 8 элементы задержки, первый элемент ИЛИ9, третий триггер 10, третий элементИЛИ 11, девятый элемент ИЛИ 12, шестой элемент 13 задержки, третий элемент 14 задержки, второй элемент 5 25задержки, первый элемент 16 задержки,вторую схему 17 сравнения, блоки 18моделирования действий оператора,шестой элемент ИЛИ 19, счетчик 20ошибок, пятый элемент 21 задержки, 30второй блок 22 элементов И, первыйблок 23 элементов И, восьмой элементИЛИ 24, десятый элемент ИЛИ 25, седьмой элемент ИЛИ 26, блок 27 элементов задержки, счетчик 28 импульсов,первую группу 29 элементов ИЛИ, оциннадцатый элемент ЗО задержки, четвертый элемент ИЛИ 31, второй накапливающий сумматор 32, третий блок 33элементов И, первый элемент И 34, пятый элемент ИЛИ 35, группу схем 36сравнения, группу регистров 37 памяти четвертую схему 38 сравнения,блок 39 регистрации, одиннадцатыйэлемент ИЛИ 40, третий элемент И 41,десятый элемент 42 задержки, четвертый элемент И 43, второй элемент И44, четвертый триггер 45, генератор46 тактовых импульсов, вторую группу47 элементов ИЛИ, первый накапливающий сумматор 48, сецьмой элемент 49задержки, второй элемент ИЛИ 5 О,счетчик 51 выполненных реализаций,вход 52 запуска устройства,На фиг.2 представлен вариант выполнения блока моделирования действий оператора, соцержащего регистр53 памяти, датчик 54 случайных чисел,генератор 55 равномерно распределенных случайных чисел, схему 56 сравнения, накапливающий сумматор 57,счетчик 58 выполненных операций,элемент 59 задержки, элемент ИЛИ 60.На фиг.3 показан один из вариантов выполнения схемы 36 сравнения,которая содержит схему 61 сравнения,элемент 62 задержки и элемент И 63.Устройство содержит также первую64 и третью 65 схемы сравнения, первый 66, второй 67 и третий 68 регистры памяти,Триггер 2 управляет работой элемента запрета. Блок 5 памяти предназначен для хранения и выдачи в блоки8 моделирования элементарных действий операторов параметров алгоритмауправления. В нем хранятся данные обуправляющей и операционных составляющих алгоритма групповой деятельности,выполнение которого моделируется.Считывание этих данных осуществляетсяпутем подачи сигналов на его входы,при этом при появлении сигнала навтором входе в блок 18 выдаются данные только о первой операции алгоритма, выполняемого первым оператором,что соответствует началу новой реализации алгоритма при условии, что предыдущая реализация им или другим любым оператором была завершена безуспешно, т.е. один из операторов допустил ошибку в алгоритме деятельности,поэтому цель управления считается недостигнутой.Блок 5 памяти разделен на зоны почислу операторов в группе. Еаждая зона, в свою очередь, имеет две подзоны памяти, причем в первой подзонехранятся значения математическогоожидания и среднеквадратического отклонения времени выполнения каждоготипа элементарных операций алгоритма.Данные значения размещены в порядкеследования операций алгоритма управления. Во второй его подзоне располагаются значения вероятности безошибочного выполнения соответствующеготипа элементарных операций алгоритма Р;.Эти параметры характеризуют операционную составляющую, а порядок ихследования в соответствии с очередностью выполнения элементарных операций - управляющую составляющую моделируемого алгоритма деятельности.Триггер 6 управляет включением ивыключением устройсТва. Элементы 7, 13888888, 13 и 21 задержки предназначены для организации надежной перезаписи информации из сумматора 57 блока 18 в сумматор 32.- Элементы 14 - 1 б задержки предназначены для организации надежной записи и считывания данных из блока 5 памяти в регистр 53 блоков 18 моделирования элементарных действий операто ров и далее в схемы 56 сравнения, а также для перезаписи информации из генераторов 55 равномерно распределенных случайных исел в схемы 56 сравнения и обеспечения режима синх ронизации в схемах 56 сравнения.Блоки 18 предназначены для моделирования выполнения элементарных действий,операторами АСУ.Счетчик 20 подсчитывает общее чис ло ошибок, допущенных при выполнении алгоритма, что соответствует числу безуспешных реализаций, т.е. попыток выполнения алгоритма.Элемент 30 задержкипредназначен 25 для организации надежной перезаписи информации из сумматора 57 блока 18 моделирования элементарных действий оператора в схему 38 сравнения.Регистр 66 предназначен для хране ния значения требуемого числа реализаций. Оно определяется исходя из требуемой точности результатов моделирования.Регистр 67 предназначен для хране- ния значения количества операций об-, щего алгоритма, отрабатываемых первым оператором до начала разветвления на частные алгоритмы, выполняемых отдельными операторами параллельно. 40 Это значение записывается в регистр перед началом моделирования.Регистр 68 предназначен для хранения значения количества операций алгоритма, отрабатываемых первым опера тором до завершения выполнения операторами частоты алгоритмов, т.е, до момента их соединения в одну ветвь.Данное значение записывается в регистр также перед началом моделирования.Регистр 37, предназначен для хранения общего числа операций алгоритма, выполняемого первым оператором, Остальные регистры 37 предназначены для хранения чисел операций частных алгоритмов, отрабатываемых соответствующими операторами за исключением первого, после разветвления общего алгоритма управления и до его Соединения. Эти значения в зависимости отколичества операций в каждомчастномалгоритме записываются в эти регистры перед началом моделирования.Схема 38 сравнения предназначенадля выбора наибольшего значения времени моделирования элементарных операций, выполняемых операторами в параллельных ветвях алгоритма, т;е. наразветвленном участке.Блок 39 по окончании моделированчя регистрирует число безуспешныхпопыток выполнения алгоритма, т.е.содержимое счетчика 20, а также значение общего времени моделированиявсех успешных реализаций алгоритма,т.е. содержимое сумматора 48.Сумматор 32 осуществляет суммирование значений временных интерваловвыполнения операций как за все успешно выполненные операции алгоритма до его разветвления, так и за всеуспешно выполненные операции алгонитма до его разветвления, так и завсе успешно выполненные операции алгоритма после соединения общего алгоритма управления в одну ветвь.Элементы 42 и 49 задержки предназначены для организации надежной перезаписи информации из сумматора 32 всумматор 48.Триггер 45 предназначен для управления запуском и остановом генератора 46 тактовых импульсов,Счетчик 51 выполненных реализацийалгоритма подсчитывает число проведенных реализаций алгоритма, причемкак успешных, так и ошибочных длясравления с требуемым числом реализаций.Устройство функционирует следующим образом.Перед началом работы устройствонаходится в исходном состоянии: всесчетчики, сумматоры, триггеры переведены в нулевое состояниеПосле подачи сигнала Пуск навход 52 устройства включаются датчики 54 и генераторы 55, первые из которых подготавливаются к формированию случайных чисел в зависимости отпараметров законов их распределения,хранимых в блоке 5 памяти, а вторыек генерации случайных равномернораспределенных в интервале 0 -чисел. Кроме того, импульс с запускачерез элемент ИЛИ 9 поступает навход элемента 1 б задержки, время задержки которого устанавливается в зависимости от выхоца на заданный режим работы датчиков и генераторо.в 54 и 55.После поступления сигнала с выхода элемента6 задержки на управляющий вход группы элементов И 4 и на первый вход считывания блока 5 памяти произ О водится считывание всех данных из первой зоны блока 5 памяти через группу его первых выходов и разрядные входы блока 13 к разрядным входам регистра 53 памяти для модерирования выполнения .первой операции, Регистр 53 осуществляет хранение и выдачу на первую группу выходов значения Р, соответствующих типов элементарных операций, а на вторые выхо О ды - значения математического ожидания и дисперсии времени выполнения каждого типа элементарных операций алгоритма, Кроме того, сигнал с выхода элемента 16 задержки поступает на вход элемента ИЛИ 26, с выхода которого далее он поступает на нход элемента 5 задержки Сигнал с выхода элемента 15 задержки поступает на вход элемента 14 задержки и через перный вход блока 18 на вход разрешения считывания регистра 53 и на вход генератора 55 равномерно распределенных случайных чисел. По этому сигналу осуществляется перезапись значений параметрон моделируемой опе 35 рации в датчик 54 случайных чисел, распределенных по необходимому закону, и схему 56 сравнения соответственно. Величина задержки времени элементов 14 обеспечивает надежное считывание информации из регистра 53 памяти и перезаписи информации из генератора 55 равномерно распределенных случайных чисел в схему 56 сравс 15 нения, Датчик 54 случайных чисел, распределенных по необходимому закону в зависимости от поступивших величин параметров операции, вырабатывает число, соответствующее времени моделирования текущей операции,.которое 5 поступает на второй информационный вход сумматора 57, Выходным сигналом элемента 14 задержКи через третий вход блока 18, моделирования элементарных действий оператора производится обнуление его регистров и разрешение сравнения в схеме 56. В ней сравнивается случайное равномерно распределенное число Х со значением вероятности безошибочного выполнения операции Р; данного типа. В том случае,если Х А Р операция считается выполненной безошибочно, и импульс свыхода схемы 56 сравнения поступаетчерез выход блока 18, и элемент ИЛИ31 на вход элемента И 34. При наличии сигнала на втором входе элементаИ 34, т,е. если не все операции алгоритма выполнены, происходит подачаэтого сигнала на вход элементазадержки. Сигнал, задержанный на максимальное нремя моделирования элементарной операции, поступает на нулевойвход триггера 2 и на информационныйвход элемента 3 запрета, который пропускает сигнал на вход элемента ИЛИ9, и весь цикл работы устройства, ноуже для моделирования второй операции алгоритма, повторяется, Кроме того, импульс с выхода схемы 56 сравнения поступает на вход разрешения суммирования сумматора 57 и на информационный вход счетчика 58 числа правильно выполненных операций. Сумматор 57 подсчитывает время моделирования текущей реализации. Счетчик 58подсчитывает число правильно выполненных операций алгоритма для дальнейшего сравнения на схеме 61 сравнения групп 36 с числом операций, содержащихся в алгоритмах управления,что позволяет определить момент завершения выполнения задачи каждымоператором, С выхода счетчика 58 числа правильно выполненных операцийчисло успешно выполненных операцийпоступает через выход блока 18 ивход схемы 65 сравнения на вход элемента 62 задержки и на перньй входсхемы б сравнения, с первого выходакоторой снимается постоянный единичный сигнал до тех пор, пока не будутвыполнены все операции алгоритма.Кроме того, импульс с выхода схемы56 сравнения блока 18 поступает наинформационный вход счетчика 28 и записывает в нем единицу ,номер моделируемой операции). В том случае, когда первый оператор успешно выполнил число элементарных операций до разветвления алгоритма (это число подсчитывается счетчиком 28 и сравниваеТся в схеме 17сравнения после прихода разрешающегоимпульса на сравнение с элемента 27задержки), на выходе схемы 17 сравнения появляется единичный импульс. Далее сигнал поступает на единичный вход триггера 10, на вход элемента21 задержки и на первый вход элемен-.та ИЛИ 24, выходной сигнал с которо-,го через четвертый вход блока 18 поступает на вход элемента 59 задержки и на установочный вход сумматора57, считывая с него информацию через 10 четвертый выход блока 18, на информационные входы блока 33 элементов И, на информационные входы блоков 22 и 23 элементов И. Сигнал, задержанный на время считывания информации из сумматора 57, с выхода элемента 59 задержки через элемент ИЛИ 60 обнуляет сумматор 57.Сигнал, задержанный элементом 21, организует перезапись информации из сумматора 57 через блок 23 элементов И и группу 29 элементов ИЛИ в сумматор 32. Сигнал с выхода. элемента 13 20 задержки, задержанный на время сраба тывания элементов 23 и 29 через элемент ИЛИ 12 поступает на вход разрешения записи сумматора 32, Таким образом, в сумматоре 32 будет записано ных операций первым оператором доразветвления алгоритма управления.Одновременно сигнал с единичного выхода триггера 1 О поступает на второй вход первой группы 4 элементов И.При наличии сигналов на обоих входах первой группы 4 элементов И она срабатывает, и сигнал с ее группы выходов поступает на входы разрешения считывания блока 5 памяти. Произво 40 дится считывание всех данных из имеющихся зон блока 5 к разрядным входам регистров 53 памяти блоков 18 для моделирования выполнения первой операции разветвления алгоритма управле-ния. Работа устройства по моделированию разветвленного участка ничем.не отличается от описанной.В том случае, если первый оператор успешно выполнил число элементарных операций разветвленного алгоритма, а момент завершения определяется схемой 65 сравнения, на его первом выходе появляется единичный импульс, Этот импульс поступает на вход элемента 30 задержки и на вход элемента ИЛИ 24, выходной сигнал с которого через вход блока 18, поступает на вход элемента 59 задержки и на вход значение времени моделирования успеш сумматора 57, считывая с него информацию на входы блоков 33, 22 и 23 элементов И. Сигнал, задержанный элементом 59 задержки на время считывания информации из сумматора 57, через элемент ИЛИ 60 обнуляет сумматор 57, а сигнал с выхода элемента 30 задержки организует перезапись информации из сумматора 57 через блок 33 элементов И на один из входов схемы 38 сравнения. Из-за отсутствия сигналов на вторых входах блоков 23 и 22 элементов И считанная информация из сумматора 57 блока 18 на сумматор 32 не поступает.В том случае, когда другие операторы успешно закончат выполнениесвоих алгоритмов, на первых выходах соответствующих схем 36 появятся сигналы, поступающие на входы элемента И 41 и через входы блоков 18 - 8 на входы элементов 59 задержки и на входы сумматоров 57, с которых считывается информация времен моделирования успешно выполненных операций алгоритма вторым, третьим и последующими операторами (т.е. операций разветвленной части общего алгоритма управления). Данная информация поступает на остальные входы схемы 38 сравнения. Сигнал с выхода элемента И 41 поступает на вход элемента И 44 и на второй вход элемента И 43, который срабатывает, так как на его первом входе имеется сигнал. Выходной сигнал с элемента И 43 поступает на единичный вход триггера 45, сигналом с единичного выхода которого запускается генератор 46, тактовые импульсы которого поступают на второй вход схемы 38 сравнения, которая выбирает наибольшее значение числа из всех поступающих на вторую схему 38 сравнения. С выходов второй схемы 38 сравнения через вторую группу элементов ИЛИ 47 значение максимального времени моделирования разветвленного участка алгоритма поступает на первые информационные входы сумматора 48 и на входы элемента ИЛИ 40, выходной сигнал с которого поступает на нулевой вход триггера 45 (тем самым прекращая работу генератора 46).и на вход элемента ИЛИ 25, с выхода которого сигнал поступает на вход разрешения суммирования сумматора 48.9 13888Когда первый оператор успешно заканчивает выполнение оставшихся операций в алгоритме, появляется единиЧ- ный импульс на первом выходе первого5 блока 36 сравнения., который поступает на вход элемента,И 44, на вход элемента 8 задержки и на вход элемента ИЛИ 24, выходной сигнал с которого через вход блока 18, поступает на 10 вход элемента 59 задержки и на вход сумматора 57, с выхода которого считывается информация о времени моделирования успешно выполненных оставшихся операций после соединения ветвей алгоритма. Данная информация поступает на первые входы блоков 33, 22 и 23 элементов И, оцнако срабатывает лишь блок 22 элементов И, так как на его управляющий вхоц поступает сигнал 20 с выхода элемента 8 задержки. Сигнал с выхода элемента 7 задержки поступает на вход элемента ИЛИ 12, с выхода которого сигнал поступает на вход разрешенчя суммирования сумматора 32, 25 в котором будет суммировано время моделирования успешных операций, выполненных первым оператором до разветВленкя и после соединения ветвей алгоритма управления. 30С выхода элемента И 44 сигнал поступает на входы элементов 42 и 49 задержки и на второй Вход второго элемента ИЛИ 50,. Сигнал, задержанный элементом 42 задержки на время проведенкя суммирования информации в сум 35 маторе 32, поступает на его вход и осуществляет считывание и обнуление сумматора 32, Значение времени моделирования успешных операций, выполненных первым оператором до разветвления и после соецкнения алгоритма управления, с выхода сумматора 32 через элементы ИЛИ 47 поступает на информационные входы сумматора 48, Сэлемента 49 задержки сигнал, задержанный на время перезаписи информации кз сумматора 32 в сумматор 48, поступает на вход элемента ИЛИ 25, с выхода которого сигнал подается на вход разрешения суммирования сумматора 48, в котором происходит суммирование времени моделирования успешно выполненных реализаций алгоритма управления. С выхода элемента ИЛИ 50 сигнал поступает .на счетчик 51 для подсчета .общего числа реализаций алгоритма. Это число с выхода счетчика 51 поступает на вход схемы 88 1064 сравнения, с второго выхода которой через элемент ИЛИ 11 на входы блоков 18 моделирования элементарных действий операторов будет поступать сигнал до тех пор, пока не будет выполнено требуемое число реализаций алгоритма.В том случае, если при сравнении значений в схеме 56 сравнения любого блока 18 ХР операция считается невыполненной, и сигнал с первого ее выхода поступает на один из входов элемента ИЛИ 1 9, а с его выхода - на информационный вход счетчика 20 для подсчета числа безуспешных реализаций. Одновременно с выхода элемента ИЛИ 19 сигнал поступает на вход обнуления счетчика 28, на вход элемента ИЛИ 50 для подсчета общего числа реализаций алгоритма в счетчике 51 и через вход блоков 18 для обнуления счетчиков 58, для подготовки их к новой реализации сигналов с выхода элемента ИЛИ 50. Кроме того, сигнал с выхода элемента ИЛИ 19, поступающий через вход блока 18, элемент ИЛИ 60, обнуляет содержимое сумматора 57. Сигнал с выхода элемента ИЛИ 19 поступает также на второй вход разрешения считывания блока 5 памяти и обеспечивает выдачу блоку 18, данных с первой операции моделирования очередной реализации, а сигнал, поступивший с выхода элемента ИЛИ 19 на вход элемента ИЛИ 26, подается на вход элемента 15 задержки, обеспечивая запись данных в регистр 53, их считывание и запуск генератора 55 равномерно распределенных чисел. Одновременно с выхода элемента ИЛИ 19 сигнал поступает на единичный вход триггера 2 и на нулевой вход триггера 10. Первый из них выходным сигналом с единичного выхода закрывает элемент 3 запрета, а второй - отменяет управ" ляющий сигнал на входах считывания блока 5 памяти. При моделировании элементарных действий операторов, когда число реализаций алгоритма достигает требуемого числа, сигнал с первого выхода схемы 64 сравнения поступает на установочный вход счетчика 20 для считывания информации в блок 39 регистрации, а также сигнал с первого выхода схемы 64 сравнения поступает на вход считывания сумматора 48, по сигналу с которого суммарное время моделирования всех успешных реализаций будет переписано вблок 39 регистрации, Одновременносигнал с выхода блока б 4 поступаетна второй вход триггера 6 заканчиЭ5вая тем самым процесс моделирования,Формула изобретенияУстройство для моделирования деятельности операторов систем человек - машина, содержащее блок памяти, последовательно соединенные первый элемент ИЛИ и первый элемент задержки, последовательно соединенные второй элемент задержки и третий элемент задержки, первый накапливающий сумматор, счетчик ошибок, первый элемент И, счетчик выполненных реализаций, первый триггер, первый вход которого 20 явлется входом запуска устройства исоединен с первым входом первого элемента ИЛИ, второй и третий элементы ИЛИ, первую и вторую схемы сравнения, блок регистрации, выход первого эле мента задержки соединен с первым входом разрешения считывания блока памяти, выход второго элемента ИЛИ соединен со счетным входом счетчика выполненных реализаций, разрядные выходы которого подключены соответственно к информационным входам первой группы первой схемы сравнения, выход "Равно" которой соединен с входом считывания первого накапливающего суммато 35 ра, разрядные выходы которого подключены соответственно к первой группе входов блока регистрации, вторые группы входов которого соединены соответственно с разрядными вхходами 40 счетчика ошибок, установочный вход которого подключен к выходу Равно" первой схемы сравнения и нулевому входу первого триггера, прямой выход первого триггера подключен к первому входу третьего элемента ИЛИ, второй вход которого соединен с выходом "Меньше" первой схемы сравнения, о тл и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей устройства за счет моделирования групповой деятельности операторов, оно дополнительно содержит первый, второй и третий регистры памяти, блок элементов задержки, с четвертого по одиннадцатый элементы задержки, с четвертого по одиннадцатый элементы ИЛИ, .третью и четвертую схемы сравнения, первый, второй и третий блоки элементов И, элемент.запрета, второй, третий и четвертый триг-. геры, группу регистров памяти, группу схем сравнения, первую и вторую группы элементов ИЛИ, группу элементов И, второй накапливающий сумматор, второй, третий и четвертый элементы И, генератор тактовых импульсов, счетчик импульсов и группу блоков моделирования действий оператора, каждый из которых содержит регистр памяти, датчик случайных чисел, генератор равномерно распределенных чисел, схему сравнения, накапливающий сумматор, счетчик выполненных операций, элемент задержки и элемент ИЛИ, причем в каждом блоке моделирования действий оператора разрядные вьгходы первой и второй групп регистра памяти подключены соответственно к установочным входам датчика случайных чисел и информационным входам первой группы схемы сравнения, информационные входы второй группы которой соединены соответственно с выходами генератора равномерно распределенных чисел, а выход Меньше или равно" схемы сравнения подключен к входу разрешения суммирования накапливающего сумматора и информационному входу счетчика выполненных операций, выходы датчика случайных чисел под - ключены соответственно к информационным входам накапливающего сумматора, вход обнуления которого соединен с выходом элемента ИЛИ, первый вход которого подключен к, выходу элемента задержки, выход второго элемента задержки устройства соединен с входами считывания регистров памяти и входами генераторов равномерно распределенных чисел всех блоков моделирования действий оператора, выходы Меньше или равносхем сравнения которых подключены соответственно к входам четвертого элемента ИЛИ, выход которого объединен с первым входом первого элемента И, второй вход которого подключен к выходу пятого элемента ИЛИ, входы которого соединены соответственно с выходами "Меньше" схем сравнения группы, информационные входы первой группы которых подключены соответственно к разрядным выходам регистров группы, информационные входы второй группы схем сравнения группы соединены с разрядными выходами счетчика выполненных операций со 1388888ответствующего блока моделирования действий оператора, входы обнуления регистров памяти и входы разрешения сравнения схем сравнения которых сое 5 динены с выходом третьего элемента задержки, выход второго элемента ИЛИ подключен к обнуляющим входам счетчиков выполненных операций всех блоков моделирования действий оператора, ус- о тановочные входы регистров памяти которых подключены к выходу третьего . элемента ИЛИ, выходы блока памяти подключены соответственно к разрядным входам регистров памяти блоков моделирования действий оператора, выходы "Больше" схем сравнения которых соединены соответственно с входами шестого элемента ИЛИ, выход которого подключен к первому входу второ О го элемента ИЛИ, обнуляющему входу счетчика импульсов, счетному входу счетчика ошибок, второму входу разрешения считывания блока памяти, единичному входу второго триггера, ну левому входу третьего триггера, вторым входам элементов ИЛИ всех блоков моделирования действий оператора и первому входу седьмого элемента ИЛИ, второй вход которого подключен к выходу первого элемента задержки и первым входам элементов И группы, вторые входы которых соединены с прямым выходом третьего триггера, а выходы элементов И группы соединены соответ 35 ственно с входами считывания группы блока памяти, выход первого элемента И подключен к входу четвертого элемента задержки, выход которого соединен с нулевым входом второго триггера и информационным входом элемента запрета управляющий вход которого соединен с прямым выходом второго триггера, а выход элемента запрета подключен к второму входу первого элемента ИЛИ, выход седьмого элемента ИЛИ соединен с вхоцом второго элемента задержки, разрядные выходы счетчика импульсов соединены соответственно с входами блока элементов задержки и с информационными входами первой группы второй и третьей схем сравнения, информационные входы второй группы первой, второй и третьей схем сравнения подключены к разрядным выходам соответственно первого55 второго и третьего регистров памяти, выход блока элементов задержки соединен с входом разрешения сравнения второй схемы сравнения, выход "Равно которой подключен к единичному входу третьего триггера, первому входу восьмого элемента ИЛИ и входу пятого элемента задержки, выход которого соединен с управляющим входом первого блока элементов И и входом шес-. того элемента задержки, выход которого соединен с первым входом девятого элемента ИЛИ, выход которого подключен к входу разрешения суммирования второго накапливающего сумматора, информационные входы которого соединены соответственно с выходами элементов ИЛИ первой группы, а выходы второго накапливающего сумматора соединены соответственно с первыми входами элементов ИЛИ второй группы, вторые входы элементов ИЛИ второй группы подключены соответственно к выходам четвертой схемы сравнения, а выходы элементов ИЛИ второй группы соещинены соответственно с информационными входами первого накапливающего сумматора, вход разрешения суммирования которого подключен к выходу десятого элемента ИЛИ, первый вход которого соединен с нулевым входом четвертого триггера и выходом один 1надцатого элемента ИЛИ, входы которого подключены соответственно к выходам четвертой схемы сравнения, второй вход десятого элемента ИЛИ подключен к выходу седьмого элемента задержки, вход которого, второй вход второго элемента ИЛИ и вход седьмого элемента задержки соединены с выходом второго элемента И, выход восьмого элемента задержки подключен к входу считывания второго накапливающего сумматора, первый вход второго элемента И соединен с выходом третьего элемента И, первым входом четвертого элемента И, выход которого подключен к единичному входу четвертого триггера; прямой и инверсный выходы которого соединены соответственно с входом запуска и входом останова генератора тактовых импульсов, выход которого подключен к входу разрешения сравнения четвертой схемы сравнения, выход Равно первой схемы сравнения группы подключен к второму входу второго элемента И, второму входу восьмого элемента ИЛИ и входу девятого элемента задержки, выход которого соединен с управляющим входом второго блока элементов И и входом десятого элемента задержки, выход которого соединен с вторым входом девятого, элемента ИЛИ, выход Равно третьей схемы сравнения соединен с третьим входом5 восьмого элемента ИЛИ и входом одиннадцатого элемента задержки, выход которого подключен к второму входу четвертого элемента И и управляющему входу третьего блока элементов И, 10 выходы которого соединены соответственно с информационными входами первой группы четвертой схемы сравнения, выход восьмого элемента ИЛИ подключен к входу считывания накапливающего сумматора и входу элемента задержки первого блока моделирования действий оператора, выходы накапливающего сумматора которого соединены соответственно с информационными входами . 20 первого, второго и третьего блоков элементов И, выход "Равно" К-й схемысравнения группы (К=2, п) соединен с(К)-м входом третьего элемента И,входом элемента задержки и входомсчитывания накапливающего сумматораК-го блока моделирования действийоператора, выходы накапливающего сумматора К-го блока моделирования действий оператора подключены соответственно к информационным входам Кйгруппы четвертой схемы сравнения, авыходы первого и второго блоков элементов И подключены соответственнок первым и вторым входам элементовИЛИ первой группы, выход "Меньше"или "Равно" схемы сравнения первогоблока моделирования действий оператора соединен со счетным входом счетчика импульсов,