Устройство для распределения заданий процессорам

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 5114 с 0 0 9 И и СУДАРСТВЕННЫЙ КОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ИСАНИЕ ИЗОБР ТОРСКОМУ СВИДЕТЕЛЬСТ(71) Харьковское. научно-производственное объединение по системам автоматизированного управления(56) Авторское свидетельство СССРВ 866560, кл. С 06 Р 9/46, 1979.Авторское свидетельство СССРУ 903876, кл, С Об Р 9/00, 1982.(54)(57) 1. УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯ ЗАЦАНИЙ ПРОЦЕССОРАМ, содержащее блок управления, регистр сдвига,регистр готовности процессоров, регистр дублирования, группу блоковэлементов И, группу элементов,ИЛИ иэлемент ИЛИ, причем блок управлениясодержит триггер, генератор импульсов, три элемента И и два регистра,, выходы регистра сдвига соединены свходами элемента ИЛИ и с первымивходами блоков элементов И группы,выходы элементов ИЛИ группы соединены с единичными входами соответствующих разрядов регистра готовности процессоров, единичные выходы которого соединены с вторыми входамиблоков элементов И.группы, выходыблоков элементов И группы являютсягруппой информационных выходов устройства, группа сигнальных входовустройства соединена с информационными входами соответствующих разря.дов. регистра дублирования,а т л и ч а ющ е е с я тем, что, с целью повыше,801196866 ния достоверности функционированияза счет уменьшения вероятности отказа в обслуживании заявки, оно содержит блок хранения заявок, блок выбора, группу блоков регистров, группублоков дешифраторов, блок занятияпроцессоров, блок приоритета, ре- .гистр маскирования, шифратор и группу одновибраторов, выходы которыхсоединены с нулевыми входами соответствующих разрядов регистра маскирования, группа выходов регистра маскирования соединена с первой группо"входов блока приоритета, выходы которого соединены с единичными входами соответствующих разрядов регистра маскирования и с соответствующими входами шифратора, группа выходовшифратора соединена с первой группойвходов каждого блока регистров группы, группа выходов каждого блокарегистров группы соединена с группой входов соответствующего блокадешифраторов группы, одноименныевыходы каждого блока дешифраторовгруппы соединены соответственно свходами одноименных элементов ИЛИгруппы, единичные выходы регистрадублирования соединены с второйгруппой входов блока приоритета,единичные выходы регистра готовности процессоров соединены с входамисоответствующих одновибраторов группы, группа информационных входов устройства соединена с группой входовблока хранения заявок, группа информационных выходов которого соединенас группами входов блоков элементовИ группы, выходы блоков элементовИ группы соединены с соответствующи( ( О 0 Составитель М, КудряшевТехред С Мигунова Черни Корректор С. Редактор А, Шишкина Заказ 8287 Тираж 709 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/56866 119ми группами входов блока занятия процессоров, первая группа выходов которого соединена с вторыми группами входов блоков регистров группы, первые выходы блоков регистров группы являются группой сигнальных выходов устройства, вторая группа выходовблока занятия процессоров соединена с третьими группами входов блоков регистров группы, выходы которых .соединены с входами управления соответствующих блоков дешифраторов группы и с группой входов блока выбора, каждый выход группы. выходов блока выбора соединен с входом разрешения записи одноименного блока регистров групп, а блок управления дополнительно содержит мультиплексор и блок памяти, причем группа входовмультиплексора соединена с первой группой выходов первого регистра, вторая группа выходов которого соединена с группой входов второго регистра и с выходом мультиплексора, первый, второй, третий, четвертый и пятый входы управления которого соединены соответственно с выходом блока хранения заявок, с первым выходом блока выбора, с вторым выходом блока выбора, с выходом элемента ИЛИ и с соответствующим выходом второй группы выходов первого регистра, группа выходов второго регистра соединена с группой адресных входов блока памяти, группа выходов кото" рого соединена с группой входов первого регистра, первый, второй, третий, четвертый и пятый выходы которого соединены соответственно с первым входом первого элемента И, с информационным входом регистра сдвига, с первым. входом второго элемента И, с входом разрешения записи регистра сдвига и с первым входом третьего элемента И, выход которого соединен с первым входом блока выбора, первый выход генератора импульсов соединен с вторыми входами первого, второго и третьего элементов И, выход второго элемента И соединен с входомсдвига регистра сдвига, второй выход генератора импульсов соединен с тактовым входом первого регистра и с тактовым входом регистра маскирования, третий выход генератора импульсов соединен с тактовым входом второго регистра и с тактовым входом регистра дублирования, вход запуска устройства соединен с единичнымвходом и с инверсным входом сбросатриггера, выход которого соединен свходом запуска генератора импульсов,выход первого элемента И соединен.стактовым входом блока хранения заявок, выход блока занятия процессоровсоединен с вторым входом блока выбора и с входами сброса блока хранениязаявок и регистра сдвига, каждый выход которого соединен с первым входом одноименного блока элементов И группы, а выход старшего разряда регистра сдвига соединен с информационным входом младшего разряда регистра сдвига, каждый выход регистраготовности процессоров соединен с вторым входом одноименного блока элементов И группы, третья группа выходов блока занЯтия процессоров соединена с группой входов сброса регистра готовности процессоров, каждый вход группы кодовых входов устройства соединен с входом сброса одноименного блока регистров.,группы.2. Устройство по п. 1, о т л и - ч а ю щ е е с я тем, что блок выбора содержит регистр состояния, регистр сдвига, регистр записи, группу элементов И, элемент ИЛИ-НЕ и элемент ИЛИ, причем группа входов блока соединена с группой единичных входов регистра состояния, единичные выходы которого соединены с первыми входами соответствующих элементов И группы и с входами элемента ИЛИ-НЕ, первый вход блока соединен с входом сдвига регистра сдвига, группа единичных выходов которого соединена с вторыми входами соответствующих эле- . ментов И группы, кроме того, единич ный выход старшего разряда регистра сдвига соединен с единичным входом первого разряда этого регистра, второй вход блока соединен с входом сброса регистра записи, выход элемента ИЛИ-НЕ является первым выходом блока, единичные выходы регистра записи образуют группу выходов блока и соединены с соответствующими нулевыми входами регистра состояния и входами элемента ИЛИ; выход элемента ИЛИ является вторым выходом блока, выходы элементов И группы соединены с единичными входами регистра записи.3. Устройство по п, 1, о т л и - ч а ю щ е е с я тем, что блок заня11 тия процессоров содержит счетчик, дешифратор, шифратор, группу элементов ИЛИ, элемент ИЛИ,первый и второй одно" вибраторы, причем группы входов блока соединены с входами соответствующих элементов ИЛИ группы, выходы которых соединены с соответствующими входами шифратора, с входами элемента ИЛИ и являются третьей группой выходов блока, выходы шифратора являются пер,вой группой выходов блока, выход 96866элемента ИЛИ соединен с входом первого одновибратора, выход которогосоединен с суммирующим входом счетчика, выходы счетчика соединены свходами дешифратора, выходы которогоявляются первой группой блока, кроме того, последний выход дешифратора соединен с входом второго одновибратора, выход которого соединенс входом сброса счетчика и с выходомблока.1Изобретение относится к вычислительной технике и может быть использовано в качестве устройства распределения заданий (задач) в многопроцессорной вычислительной системе.Цель изобретения - повышение достоверности функционирования за счетуменьшения вероятности отказа в обслуживании заявки.На фиг. 1 приведена структурнаясхема устройства; на фиг. 2 - структурная схема блока управления; нафиг. 3 - структурная схема блока выбора; на фиг, 4 - структурная схема блока занятия процессоров; нафиг. 5 - блок-схема алгоритмафункционирования устройства; нафиг. 6 - таблица функционированияблока приоритета.Устройство (фиг. 1) содержитгруппы информационных выходов 1устройства, блок 2 управления,блок 3 хранения заявок, блок 4 выбора, группу блоков 5 регистров,группу блоков 6 дешнфраторов,блок 7 занятия процессоров, блок 8приоритета, регистр 9 сдвига,регистр 10 готовности процессоров,регистр 11 дублирования, регистр 12маскирования, шифратор 13, элементИЛИ 14, группу элементов ИЛИ 15,группу блоков элементов И 16, группу одновибраторов 17, группу информационных входов 18 устройства,вход 19 запуска устройства, группу20 кодовых входов устройства группу 21 сигнальных выходов устройства,выход 22 блока 2, выход 23 блока 3,выходы 24-26 блока 2, вход 27 бло 3ка 2, выходы 28.1 и 28.2 блока 2,выход 29 и 30 блока 4, группу выходов 31 блока 4, выход 32 блока 2,группу выходов 33 блоков 5, группу 1 выходов 34 шифратора 13, группы выходов 35 и 36 блока 7, выход 37 бло"ка 7, группу сигнальных входов 38,устройства, группы входов 39 блока 7.Блок 2 управления содержит (фиг,2) 1 О блок 40 памяти, регистры 41 и 42,триггер 43, мультиплексор 44элементы И 45-47, генератор 48 импульсов, выходы 49-51 генератора 48,выходы 52-54 регистра 42, группы вы ходов 55 и 56 регистра 42, выход 57блока 40 памяти. Блок 4 выбора содержит (фиг, 3) элемент ИЛИ-НЕ 58,регистр 59 состояния, регистр 60сдвига, регистр 61 записи, группу 20 элементов И 62, элемент ИЛИ 63.Блок 7 занятия процессоров(фиг. 4) содержит дешифратор 64,шцфратор 65, группу элементов ИЛИ 66,элемент ИЛИ 67, одновибраторы 68 и69, счетчик 70.Рассмотрим работу устройства,В исходном положении все элементы памяти находятся в нулевом состоя-,нии кроме регистра 10, который на ходится в единичном состоянии. Такоесостояние регистра,10 соответствуетсостоянию готовности процессоров квыполнению заданий.Каждое задание, запланированноедля выполнения внешней операционнойсистемой, идентифицируется кодом номера задания, поступакицим на входы18 устройства в виде заявки на обслуживание.3 11Но сигналу пуска, поступающемуна вход 19, устройство приводитсяв рабочее состояние. При этом работу устройства целесообразно рассмат"ривать в следующих основных режимах(фиг. 5): формирование очереди зая-вок в блоке 3 хранения заявок; поисксвободного блока5,1 (1 Е 1,Е)управления задачей; назначение свободных процессоров блока 1 для выполнения задания; сохранение информации о процессорах, выполняющих задание; освобождение процессоров позавершейию выполнения задания.формирование очереди заявок вблоке 3 осуществляется следующимобразом.По сигналу пуска триггер 43 устанавливается в единичное состояние, иединичным потенциалом с единичноговыхода триггера 43 разрешается фор.мирование тактовой сетки импульсовгенератором 48, Так как в блоке 3заявок нет, на выходе 23 блока 3 установлен единичный потенциал. Поступая на вход мультиплексора 44 блока 2, этот потенциал определяет модификацию младшего разряда адресапервой микрокоманды, который по тактовому импульсу с выхода 51 генератора 48 записывается в регистр 41Выбранная из блока 40 микрокомандапо тактовому импульсу с выхода 50генератора 48 записывается в регистр42. Выход 52 регистра 42 в этоймикрокоманде установлен в единичное 1 состояние; Импульсы с выхода 49 генератора 48 через открытый элемент И45 поступают на выход 22 блока 2 идалее на тактовый вход блока 3.Заявка, поступившая на входы 18устройства, записывается в блок 3. По каждому тактовому импульсу навходе 22 осуществляется синхронный сдвиг заявок в блоке 3 и запись очередной заявки с входа 18 устройства. Формирование очереди заявок завершается после записи заявки в последнюю ячейку блока 3, При этом на выходе 23 блока 3 устанавливается нулевой потенциал, по которому завершается формирование импульсов на выходе 22, блока 2, так как в этом слу-. чае из блока 40 считывается микро- команда, разряд 52 которой установ. лен в нулевое состояние,Возобновление формирования тактовых импульсов на выходе 22 блока 2 происходит после завершения рас 40 назначения процессоров задаче регистр61 устанавливается в нулевое состояние сигналом с выхода 37 блока 7При этом на выходе 29 блока 4 уста,навливается нулевой потенциал и бло 45 ком 2 на выходе 32 формируются импульсы, которые вызывают сдвиг содержимого регистра 60 пока не будетнайдет свободный блок 5.После нахождения свободного блока 5055 5 на соответствующем выходе 31 блока 4 устанавливается единичный по- . тенциал, разрешающий запись блока 5 на этапе назначения процессоров.Для повышения достоверности функционирования устройства каждое задание выполняется на трех процессорах, а данные, полученные после его выполнения, используются на ос 96866 4пределения заданий, что отмечаетсяединичным сигналом на выходе 37блока 7, поступающим на нулевойвход сброса блока 3,5Режим поиска и назначения процессоров для выполнения задания реализу"ется в два этапа; поиск свободногоблока 5, в котором сохраняются номера процессоров, назначенных для выполнения задания; поиск и назначение свободнык процессоров для выполнения задания,Функции первого этапа выполняютсяблоком 4. Исходными состояниями регистров 59-61 этого блока к началуработы устройства являются: единичное состояние регистра 59 (это свидетельствует о том, что все блоки 5свободны); единичное состояние первого разряда регистра. 60; единичноесостояние первого разряда регистра61.Такое состояние регистра 61 устанавливается после выполнения начальной установки регистров 59 и 60. Приэтом единичный сигнал установки первого разряда регистра 61 формируетсяна выходе элемента И 62,1, единич-ный сигнал с первого разряда регистра 61 поступает на выход 29 блока 430через элемент ИЛИ 63, а также уста-.навливает в нуль первый разряд регистра 59. Так как,на выходе 29блока 4 установлен единичный потенциал, формирование тактовых импульсов на выходе 32 блока 2 запрещено и сдвиг содержимого регистра 60не выполняетсяТакое состояние блока 4 соответствует завершению этапапоиска свободного блока 5После40 нове мажоритарного голосования попринципу "два из трех" программнымисредствами внешней операционной системы.Поиск и назначение свободных процессоров задаче происходит следующимобразом.По завершению процессов форми-рования очереди заявок и поиска свободного блока 5 блоком 2 формируются сигналы разрешения записи на вы,ходе 26 и начальной установки навыходе 24. При этом в регистр 9 сдвига записывается единица в первыйразряд. По единичному сигналу готовности с выхода первого разряда регистра 10 открывается блок 16.1 элементов И и соответствующий процессорполучает код номера задания. Одновременно кодпоступает на входы элемента ИЛИ 66, 1 блока 7, на выходекоторого формируется единичный сигнал. Этот сигнал используется дляформирования кода занимаемого процессора, для сброса сигнала готовности занимаемого процессора, атакже для управления записью в регистры .блока 5 кода занимаемогопроцессора.Код занимаемого процессора формируется шифратором 65 и поступаетна выход 36 блока 7. Кроме того,единичный сигнал с выхода элемента ИЛИ 66. 1 суммируется в счетчике 70, поступая на его счетный 35вход через элемент ИЛИ 67 и одновибратор 68,Выходной код счетчика 70 поступает на дешифратор 64, на первом выходе которого формируется единичный сигнал, поступающий на выход35 блока 7, Дешифратор 64 используется для определения факта завершения распределения задания.В начале работы устройства для 45хранения кодов процессоров, назначенных для решения задачи, выбирается блок 5. 1 (фиг. 1),Код занимаемого процессора с выхода 36 блока 7 поступает на первые 50входы блока 5,1,При назначении первого процессора на выходе элемента И 62.1 устанавливается единичный сигнал и код,занимаемого процессора записываетсяв регистр 5,1.По следующему тактовому импульсу,поступающему на вход сдвига регистра 9 с выхода 25 блока 2, осуществляется кольцевой циклическийсдвиг содержимого этого регистра.Для рассматриваемого примера единичный сигнал устанавливается на втором выходе регистра 9. При этом кодзадания устанавливается на выходеблока 16,2 элементов И. В дальнейшем процесс занятия соответствующегопроцессора протекает аналогично рассмотренному, а именно в счетчике 70,блока 7 (фиг, 7) значение увеличивается на единицу, что соответствуетвыбору следующего регистра в блоке5.1 для записи и хранения кода второго процессора, назначаемого задаче, Кроме того, осуществляется сброссигнала готовности соответствующегопроцессора в регистре 10 единичнымсигналом с выхода элемента ИЛИ 66.2блока 7, поступающим с группы выходов блока 7 на соответствующий нулевой вход регистра 10.После назначения третьего процессора для решения задачи режим поискаи назначения свободных процессоровзадаче завершаетсяВ этом случаена третьем выходе дешифратора 64 устанавливается единичный потенциал,по которому осуществляется записьв третий регистр блока 5, 1 кодатретьего назначаемого задаче процессора и обнуление счетчика 70 блока 7отрицательным фронтом импульса, сформированного одновибратором 69. Импульс с выхода одновибратора 69 поступает на выход 37 блока 7, по которому в нулевое состояние устанав-ливаются регистр 9, блок 3 (фиг. 3)и регистр 61 блока 4.После установки в нулевое состояние блока 3 на выходе 23 устанавливается единичный потенциал, по которому запрещается формирование импульсов на выходе 25 блока 2 и разрешается формирование импульсов навыходе 22 этого блока. В дальнейшемработа устройства по назначению процессоров задаче протекает аналогичнорассмотренному. Режимы формированияочереди заявок в блоке 3 и поиск свободного блока 5 реализуются аналогично рассмотренному,Режим поиска и назначение свободных процессоров реализуются но завершению первых двух режимов.Рассмотрим реализацию режима освобождения процессоров по завершению66 о завершении выполнения задания.Процессор верхнего уровня осуществляет программное мажоритирование результатов работы трех.процессоров и выставляет сигнал разрешения освобождения процессоров на входах 20 устройства, С соответствующего входа 20 сигнал разрешения освобождения поступает на вход сброса соответствующего блока 5, единичный сигнал с выхода 33 которого поступает на вход управления соответствующего блока 6. В блоке 6, соответствующем освобождаемому блоку 5, осуществляется дешифрация кодов освобождаемых процессоров, при этом на выходах единичный сигнал с выхода блока 6 через соответствующие элементы ИЛИ 15 восстановит сигналы готовности соответствующих процессоров в регистре 10.В дальнейшем процессоры и блок 5, завершившие выполнение задания, могут быть назначены для выполнения очередного задания из очереди блока 3.Работа устройства завершается при снятии сигнала останова с входа ,19 устройства, При этом триггер 43 блока 2 устанавливается в нулевое состояние и запрещает формирование тактовойсетки импульсов генератором 48.В случае изменения конфигурации процессорного поля, связанного с проведением профилактических или ремонтных работ, соответствующий разряд регистра 10 готовности в единичное состояние не устанавливается, Это соответствует занятому состоянию соответствующего процессора, который для выполнения заданий не назначается. В дальнейшем этот процессор может быть включен в работу без останова устройства. 20 7 11968выполнения задания. Этот режим реализуется параллельно с работой устройства в рассмотренных выше режимах.По завершению решения задачи процессор выставляет единичный потенциал сигнала готовности на одном извходов 38. Тактовым импульсом с выхода 28.1 блока 2, поступающим на управляющий вход регистра 11, осуществляется запись сигналов готовности 10в регистр 11 С выходов регистра 11сигналы готовности поступают в блок8 приоритета, который выделяет извсех поступивших сигналов готовности процессоров сигнал наиболее приоритетного процессора. 1 риоритет процессора определяется местомподключения к блоку 8, работа которого поясняется таблицей (фиг.: 6).,Выходной сигнал блока 8 поступает на входы шифратора 13, формирующего код освобождаемого процессора.Этот код поступает на входы блоков5 и сравнивается с кодами, записанными в этом блоке. В случае поочередного совпадения всех кодов, записанных в блоке 5, с кодами, поступающими на входь 34, на выходе 21этого блока устанавливается единичный сигнал, который поступает на 30группу выходов 21 устройства,После чего по. импульсу с выхода28,2, поступающему на управляющийвход регистра 2, осуществляетсяустановка в единичное состояние 35разряда регистра 12, соответствующего единичному сигналу на выходе блока 8, ,затем вновь производится запись сигналов готовности процессоров с входов 38 в регистр 11 и 40процесс фиксации освобождения повторяетсяСигналы на выходы 21 устройстваинформируют процессор верхнего уровняиерархии вычислительной системы 45дание а дбиг содер киного Рб не ап г е , се Успанобна РЮ,Д Назначигпь процессор 1196866 опись сигнооб готобноса ЮР 0 УелСпол 7 сь уоопю и гл сль одтдааЗ ИРГ 7 а