Устройство для определения свойств полноты логических функций

(51) 4 Г 7 ГОСУ ПОД ПИСАНИЕ ИЗОБРЕТЕНИАВТОРСНОМУ СВИДЕТЕЛЬСТВУ ТВЕННЫЙ КОМИТЕТ СССРМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(56) Авторское свидетельство СССР 1( 960795, кл. С 06 Р 7/00, 1979,Авторское свидетельство СССР 1( 660812, кл. С 06 Е 7/00, 1983.(54)(57) УСТРОЙСТВО ДЛЯ ОПРЕДЕЛЕНИЯ СВОЙСТВ ПОЛНОТЫ ЛОГИЧЕСКИХ ФУНКЦИЙ, содержащее и счетных триггеров, где и - число переменных анализируемых логических функций, и -разрядный коммутатор триггерных сигналов, два формирователя импульсов, Э-триггер, и-разрядный регистр сдвига,пятиразрядный регистр памяти,(п) -разрядный двоичный счетчик, ждущий генератор тактов, два элемента задержки, десять элементов И, два элемента ИЛИ, два 69-триггера и два элемента РАВНОЗНАЧНОСТЬ, причем выходы счетных триггеров соединены с соответствующими первыми и вторыми за исключением первого разряда информационными. входами разрядов коммутатора триггерных сигналов, первые выходы разрядов которого подключены к соответствующим входам счетных триггеров за исключением первого триггера, счетный вход которого соединен с выходом первого элемента задержки,вхо дом уста,овки нуля первого ЙВ-т 1 югера и в орым информационным входом первого разряда ком мутатора триггерных сигна,ов, инверсные выходы счетных триг 1 еров соединены с соответствующими третьими информационными входами разрядов коммутатора трпггерных сигналов, первые управляющие входы разрядов которого соединены с соответствующими выходами регистра сдвига и с первыми входами установки 0 счетных .триггеров, а вторые уп-. равляющие входы разрядов коммутатора триггерпых сигналов подключены к прямому выходу второго Кб-триггера и первому входу первого элемента И, второй вход которого соединен с выходом ждущего генератора тактов, с входом первого элемента задержки и с первьы 1 входами второго н третьего элементов И, вторые входы которых подключены соответственно к инверсному выходу второго Р 5-триггера и к прямому выходу первого й 5-триггера, вход установки "0" второго Й 5-триггера подключеп к первому входу первого элемента ИЛИ, к тактовому входу регистра сдвига, к входу синхронизации 3 -триггера и к выходу первого формирователя импульсов, вход которого подключен к выходу и-го счетного триггера, Р -вход 2 -триггера подключен к шине логической единицы устройства, а инверсный выход соединен с информационным входом регистра сдвига, выход и -го разряда которого подключен к первому входу четвертого элемента И, второй вход которого соединен с выходом второго формирователя импульсов, вход которого соединен с выходом (и)-го счетного триггера, выход четвертого элемента И является выходом сигнала окончания работы устройства и соединен с вторым входом первого элемента ИЛИ и с первым стоп-вхо (ом ждущего генератора так"1170446 Составитель С.СтаричкинКелемеш Техред С.йовжий Редакто ектор О,Тиго Зак одписное 4/ ушская наб. Патент", г.Ужгород, ул,Проектн и 704/45 Тираж 710 ВНИИПИ Государственного по делам изобретений 113035, Москва, Ж, Ра117044тов, старт-вход которого являетсявходом "Ввод" устройства, первыевходы пятого и шестого элементов Исоединены с первыми входами первогои второго элементов РАВНОЗНЛЧНОСТЬ,вторые входы которых соединены междусобой, первый вход седьмого эггементаИ соединен с вторым входом шестогоэлемента И, третий вход которого соединен с первым входом восьмого элемента И и с выходом второго элементаИ, выход первого элемента Исоединен с первым входом девятогоэлемента И, вторые входы пятого иседьмого элементов И соединены свыходом третьего элеМента И,.вторыевходы восьмого и девятого элементовИ подключены к выходам второго и первого элементов РАВНОЗНЛ:НОСТЬ сбответственно, выход восьмого элементаИ соединен со счетным входом первогодвоичного счетчика, первый вход установки "0" которого соединен с выходом второго элемента задержки, входкоторого подключен к выходу первогоэлемента ИЛИ и к первому входу деся-того элемента И, второй вход которогосоединен с выходом второго элементаИЛИ, входы которого подключены к выходам первого двоичного счетчика,второй вход установки "0" которогосоединен с вторыми входами установки"0" счетных триггеров, с вторым стопвходом ждущего генератора тактов, свходами установки пуля регистра сдвига, регистра памяти, 3 -трйггера, свходами установки "1" первого и второго Й 5-триггеров и является входомсброса устройства, а выходы пятого,седьмого, девятого, шестого и десятого элементов И соединены с соответствуюгцими входами регистра памяти, выходы которого являются выходами информации о наборе свойств полноты устройства, о т л и ч а ю щ е е с я тей,что, с целью расширения функциональных возможностей устройства путемобеспечения возможности контролявходной информации, в устройство введены третий ЯЯ-триггер, третий элемент задержки, третий элемент ИЛИ,второй и третий двоичные счетчики,одиннадцатый и двенадцатый элементыИ, три коммутатора каналов и дваоперативных запоминающих блока,причем выход третьего ЙЗ-триггера,подключен к управляющим входам комбмутаторов каналовк входам "Запись- считывание" оперативных запоминающихблоков и к первому входу одиннадцатого элемента И, второй вход которого является инФормационным входом устройства, а выход соединен с информационными входами оперативных запоминающих блокогэ и первым входомдвенадцатого элемента И, второй входкоторого подклгочен к выходу первогокоммутатора каналов, входам разрешения работы оперативных запоминающихблоков и к входу третьего элементазадержки, выход которого соединенсо счетным входом второго двоичногосчетчика, выходы которого подключены к первым группам информационныхвходов второго и третьего коммутаторов каналов, вторая группа информационных входов второго коммутатора каггаггов подключена к соответствующим выходам счетных триггеров, авыхоцы соединены с адресньми входамипервого опера ггггэного запоминающегоблока, выход которого соеццнен спервыми входами первого и второгоэлементов РЛВНОЗНЛЧПОСТЬ, вторыегэходы котортгх подключены к ьыходувторого оперативного запоминающегоблока, инверсньгй выход которого соединен с первым входом седьмого элемента И, а адресные входы подключены к выходам третьего коммутатора каналов, вторая группа информационных входов которого подключена к соответствующим вторым выходам разрядов коммутатора триггерных сигналов, первый информационный вход перваго коммутатора каналов является входом синхронизации устройства, вход запуска устройства подключен к входу устаповки " 1" третьего Р 5- триггера, вход установки нуля которого подключен к выходу третьего элемента ИЛИ, первый вход которого соединен со входомВвод устройства, вход сброса устройства соединен с входами установки нуля второго итретьего двоичных счетчиков и с вторым входом третьего элемента ИЛИ, счетный вход третьего двоичного счетчика подключен к выходу двенадцатого элемента И, а выходы являются выходами информации в ранге устройства, второй информационный вход первого коммутатора каналов соединен с выходом ждущего генератора тактов.На чертеже представлена схема устройства.Устройство содержит Й 5-триггер 1, оперативные запоминающие блоки 2 и 3, триггеры 4 со счетным входом, коммутатор 5 триггерных сигналов, формирователи 6 и 7 импульсов, триггер 8, регистр 9 сдвига, элементы И 10 и 11, элемент РАВНОЗНАЧНОСТЬ 12, элемент И 13, элемент РАВНОЗНАЧНОСТЬ 14, элемент И 15, регистр 16 памяти, двоичный счетчик 17, ждущий генератор 18 тактов, элемент задержки 19, Я 5-триггеры 20 и 21, шину 22 логической единицы, вход 23 "Ввод", вход 24 сброса, выходы 25-29 информации о наборе свойств полноты, выход 30 сигнала окончания работы,вход 31 запуска, элемент задержки 32, элемент ИЛИ 33, элементы И 34-39,элемент ИЛИ 40, элементы И 41 и 42, коммутаторы 43, 44 и 45 каналов, элемент задержки 46, двоичные счетчики 47 и 48, информационный вход 49, вход 50 синхронизации, выход 51 информации о ранге, элемент ИЛИ 52. Номернаборасвойств полно 2 5 0 1 1Изобретение относится к автоматике и вычислительной технике и может. быть использовано для распознавания функциональной полноты систем логических функций при проектировании цифровых устройств, а также для контроля и поиска неисправностей в устройствах путем анализа логических свойств булевых функций, описывающих временные диаграммы их функционирования.Целью изобретения является расширение функциональных возможностей устройства путем обеспечения возможности контроля входной информации. При этом, кроме определения свойств функциональной полноты, устройство может производить анализ двоичных последовательностей, поступающих с выходов цифровых блоков при их функционировании, достаточный для эффективного контроля и поиска неисправностей в них. 170446 2Таким образом, логическая сигнатура булевой функции представляетсобой комбинацию ранга и наборасвойств полноты данной функции.5 Набором свойств полноты называется комбинация из пяти свойств полноты логических функций: несохране. ния константы нуль, несохранения константы единица, немонотонности, нели нейности и несамодвойственности.Известно, что существует только пят надцать различных наборов свойств полноты логических функций, в соответствии с которыми все булевые функ ции делятся на 15 типов. Очевидно,что в соответствии с возможными рангами все булевые функции делятсяна (2 +1) тип.Можно показать также,чтопопри и2 существует ровно 52 ти пов логических сигнатур булевыхфункций, В качестве примера, в таблице приведены все возможные в алгебре логики типы логических сигнатур для булевых функций от двух и 25 трех переменных.ойство 3 с о единицуемойобразом,Ьлоги 0 ем логи" 3 При таком построении устр определяет не только набор св полноты, но и ранг, т.е. числ в табли: . истинности анализир логической функции, и, таким определяе; обобщенный типовэ ческий пгизнак, который назо ческой слгнатурой.з 1170446Продолжение таблицы Продолжение таблицы 24 28 18 24 16 1 О 12 24 16 20 28 31 27 29 24 12 24 16 20 О 4 3 25 О О 12 20 3 1 О О 4 4 4 4 3 12 О О 8 О 14 22 28 28 25Поиск неисправностей с помощьюпредлагаемого устройства основан напредставлении двоичных последовательностей, образующихся на выходах30 и внутренних точках проверяемых цифровых блоков под воздействием тестовых или штатных входных сигналов ввиде логических сигнатур, т.е. сверток двоичных последовательностей35 по логическим .свойствам соответствуяцих булевых функций.При этом наиболее часто встречающиеся неисправности цифровых блоков,как правило, приводят к такому из 40 менению двоичных последовательнос тей на их выходах, которое изменяеткласс соответствующих логическихфункций относительно логической сигнатуры,45 Например, для комбинационныхустройств можно показать справедливость следующегоутверждения,Логическая сигнатура почтивсех булевых функций неинвариантна50 относительно операций фиксированияи слипания переменных, т.е. в большинстве случаев логическая сигнатура изменяется при константных неисправностях комбинационных устройств,55 а также при неисправностях типа слипания проводников.Устройство работает следующимобразом.где Е1 л Г (и СЧ ф; 11 еред началом работы по входу 24 сброса подается импульс сброса, который устанавливает в нулевое состояние триггеры 1, 4 и 8, регистры 9, 16 и двоичные счетчики 17, 47 и 48. Одновременно ждущий генератор 18 тактов устанавливается в первое состояние, при котором тактовые импульсы с его выхода отсутствуют. Р 5 -триг геры 20 и 21 также переводятся в первые (единичные) состояния, при которых подготавливается вьдача тактовых импульсов с выхода элемента И 37 для определения свойств не- .15 созранения констант, а с выхода элемента И 38 - для определения свойства несамодвойственности. Кроме того, с единичного выхода Ю -триггера 21 вьдается потенциальньп сигнал 20 управления на коммутатор 5 триггерных сигналов.Коммутатор 5 триггерпых сигналов представляет собой комбинационную схему. Его д-й разряд реализует на 25 своих выходах следующие логические Функции: Г =Я;(счф,) Ч Я, (сч ф.);30й.,) -.: О, / фО,логическая Функция первого выхода, соединенного с -м инФормационным входом 35 второй группы коммутатора 45 каналов;логическая Функция второго выхода, соединенного со счетным входом (1+1)-го 40 счетного триггера 4;прямой (цеинвертирующий) выход -го счетного триггера 4;инверсный выход з.-го счет ного триггера 4;управляющий спгцал с выхода б-триггера 21;управляющий сигнал с д-го выхода регистра 9 сдвига. 50 Так как регистр сдвига после сброса обнулен, то сыгналы коммутации счетных приггеров 4 с его выходов отсутству:"., поэтому по входам устаноьки "О" счетные триг. еры 4 разблокиро .- ваны, а с".етный вход ь-го с етного триггера через коммутатор 5 триггерных сиггалов оказывается поГ(люченцым к выходу предьдущего (-1)-готриггера, образуя и-разрядный двоичный счетчик; при этом к информационным входам второй группы коммутатора 45 каналов подключаются инверсныевыходы счетных триггеров 4, на инФормационных входах второй группыкоммутатора 44 каналов появляетсядвоичный код набора "Все О", а наинФормационных входах. второй группыкоммутатора 45 каналов - код набораС подачей по входу 31 илщульса запуска у"тройства срабатывает Ю-триггер 1 и ца его выходе появляется потенциал логической , переключающий оперативные запоминающие блоки 2 ц 3 в режим записи инФормации, поступающей ца вход 49 устройства через открывлпийся элемент Й 41 на информационные входы оперативных запоминающих блоков 2 и 3, при этол 1 коллмутатор.43 каналов переключаепс,я в состояние, когда синхроимпульсы, поступающие по входу 50 устройства, проходят ца его выход и далее на входы разрешения работы оператцвцьх заполпцающих блоков 2 и 3 и через элемент 46 задержки ца вход п-разрядного двоичного счетчика 47, который служит счетчиком адреса, Лдрес - цая ицФорлиция с выходов двоичного счетчика 47 поступает ца инФормационцые входы первой группы коммутаторов 44 и 45 каналов, которые поспе сигнала запуска устройства оказываются подключенными к адресным вхоцам обоих оперативных запоминающих блоков 2 и 3, В цих таким образом записывается по одним и тем же адресам одна и та же информация, причем первьп бит входной двоичной последовательности записывается по адресу "Все О". Одновременно происходит подсчет количества единиц в анализируеллой двоичной последовательности, поступающей по входу 49 устройства с помощью (и+1)-разрядного двоичного счетчика 48, на счетный вход которого поступает инФормация, образующаяся на выходе элемента И 42 в результате стробирования входной инФормации с выхода элемента И 4 1 синхроимпульсами с выхода коммутатора 43 каналов. С подачей по входу "Ввод" 23 илпульса ввода Кб -триггер 1 перекл чается в ы левое состояний, 1170446при которрм закрываются элементы И41 и 42, а оба оперативных запоминающих блока переводятся в режимсчитывания записанной информации.При этом запускается ждуший генератор 18 тактов и первый же импульсс его выхода через подготовленныеэлементы И 37, 38 поступает навходы элементов И 10, 11 и 35 соответственно. Кроме того, коммутаторы 44 и 45 каналов переключаютсягак, что к их выходам подключаютсяинформационные входы второй группы,т.е. адресные входы блока 2 подключаются к счетным триггерам 4, а адресные входы блока 3 - к соответствующим выходам коммутатора 5 триггерных сигналов, Вместе с тем, черезкоммутатор 43 каналов на входы разре 20шения работ блоков 2 и 3 начинаютпоступать импульсы с выхода ждущегогенератора 18 тактов.Элемент И 10 является определителем свойства несохранения константы 25нуль. К моменту поступления первоготактового импульса на один из еговходов с выхода элемента И 37 надругом его входе с выхода блока 2оказывается подключенным значение , 30булевой функции на нулевом наборе,поэтому, если анализируемая логическая Функция не сохраняет константунуль, то тактовый;.пульс пройдет навыход элемента И 10 и переведет пер -.вый триггер регистра 16 памяти вединичное состояние, Фиксируемое навыходе 25 устройства Аналогичноэлемент И 11 является определителемсвойства несохранения константы еди Оница. Один из его входов подключенк инверсному выходу блока 3, поэтомук моменту поступления первого импульса с выхода элемента И 37 наэтом входе оказывается инверсное 45значение анализируемой функции. нанаборе "Все 1",Если анализируемая логическаяфункция не сохраняет константу единица, то тактовый импульс пройдет на 5 Овыход элемента И 11 и установит второй триггер регистра 16 в единичноесостояние, фиксируемое на выходе 26устройства. Первый после ввода тактовый импульс, пройдя элемент задержки 19, переводит РБ-триггер 20 во второе (нулевое) состояние, при котором запрещается, прохождение тактовых импульсов на выход элемента И 37, и поступает на счетный вход первого триггера двоичного счетчика, образованного (как было уже описано) из отдельных счетных триггеров 4 с помощью коммутатора 5 триггерных сигналов,Указанный счетчик начинает считать поступающие с элемента задержки 19 тактовые импульсы, при этом к адресным входам блока 2 подключаются через коммутатор 44 каналов прямые выходы счетных триггеров 4, а к адресным входам блока 3 - инверсные выходы этих триггеров через коммутатор 45 каналов.Таким образом на выходах элемента РАВНОЗНАЧНОСТЬ 12, являющегося определителем свойства несамодвойственности, соединенных с прямыми выходами обоих оперативных запоминающих блоков, в одни "и те же моменты времени оказываются значения анализируемой логической функции на противоположных наборах.В случае, если анализируемая функция является несэмодвойственной, то хотя бы на одной паре противоположных,наборов значения функции окажутся одинаковыми, При этом тактовый импульс с выхода элемента И 38, оперехащий моменты изменения состояний триггеров 4 на величину, определяемую элементом задержки 19, пройдет на выход элемента И 35 и установит третий триггер регистра 16 памяти в единичное состояние, Фиксируемое на выходе 27 устройства.После перебора 2 п состояний на выходе и-го счетного триггера появится отрицательный перепад напряжения, из которого формирователь 7 сформирует управляющий импульс. Последний переводит КБ - триггер 21 во второе (нулевое) состояние, при котором тактовые импульсы проходят на выход элемента И 39, соединенного с элементами И 13 и 36, Кроме того, имульс с выхода формирователя 7 записывает единицу в 3 -триггер 8 и в первый разряд регистра 9 сдвига, при этом на выходе первого разряда регистра 9 сдвига появляется сигналкоммутации пер- вого счетного триггера 4,по которому указанный триггер удерживается в нулевом состоянии. Задержанные такто- гвые импульсы через первый разряд коммутатора 5 триггерцых сигналов проходят в обход первого счетного триггерана счетный вход второго триггера, а: к первому адресному входу блока 3 через коммутатор 45 каналов оказывается подключенным инверсный выходпервого счетного триггера.Укороченный таким образом на одинпервый разряд двоичный счетчик, образованный из счетных триггеров 4 иразрядов коммутатора 5 триггерныхсигналов, продолжает считать тактовые импульсы с выхода элемента задержки 19, при этом блоки 2 и 3поочередно подключат к первым входам элемента И 13 и элемента РАВНОЗНАЧНОСТЬ 14 значения анализируемойлогической функции на всех парах 2 Осклеивающйхся по первой переменнойнаборов.Элемент И 13 является определителем свойства немонотонностц. Еговторой вход соединен с инверсным выходом блока 3, поэтому в один и тотже момент времени на первых двухвходах элемента И 13 оказываются значения анализируемой функции на двухсклеивающихся наборах, причем зн: - Зрчение Функции на большем из них оказывается проинвертировацным.Таким образом, если логическаяфункция является немоцотонной, тохотя бы на одной паре склеинающихсянаборов значение функции на меньшемиз них будет больше, чем на большем,при этом на первых двух входах элемента И 13 окажется потенциал логической "1" и тактовый импульс, постуОпающий на его третий вход с выхода. элемента И 39, пройдет на выход элемента И 13 и установит четвертыйтриггер регистра 16 памяти н единич- .ное состояние, Фиксируемое на выходе 28 устройства,Одновременно с определением свойства немонотонности осуществляется определение свойства нелинейности. Определителем свойства нелинейности является элемент РАВНОЗНА 1 НОСТЬ 14, входы которого подключены к прямым выходам блоков 2 и 3, а выход ссдинен с од им из входов элемента И 36 Поэтому н случае, е-.ли логическая функция ц.линейная, то хотя бы на одной паре склеивающихся по существенной переменной набо 1 ов функции принимает одинаковые значения, а тактовьп импульс, поступающий ца другой вход элемента И 36 с выхода элемента И 39, пройдет на выход элемента И 36 и поступит на счетцьп вход счетчика 17.В том случае, если ни ца одцои паре или ца всех 2 -1 парах склеилвающихся по первой перемецнл наборов функция принимает одинаковые значения, с выхода элемента И 36 ца счетный вход (и)-разрядного двоичного счетчика 17 це поступит ци одного или поступит ровно 2" -1 импульсов соответственно, в результате. ук- заццый счетчик будет обцулен, а ца входе элемента 33 ИЛИ, подключенцого своими входами к выходам всех разрядов счетчика 17, будет сформирован потенциал логического 0. После перебора 2" -1 состояний ца выходе и-го счетного триггера 4 вторично образуется отрицательньг, перепад напряжения, который через Формирователь 7 перебросит триггер первого разряда регистра 9 сдвига н нулевое состояние, обусловленное единичным состоянием 1 -триггера 8, а во второй разряд регистра запишется единица, обусловленная единичным состоянием трцггсра первого разряда регистра 9 сдвига. Таким образом, с выхода второго разряда регистра 9 сдвига появляется сигнал Ф коммутации вто 2рого счетного триггера 4, которьп действует аналогично сигналу ф, т,е,1 удерживает в нулевом состоянии второй счетный триггер 4, сигнал ца счетный вход третьего триггера 4 гоступает в обход второго триггера с выхода первого счетного триггера, и на второй адресный вход блока 3 подключается через коммутатор 45 каналов инверсньп выход второго счетного триггера 4.Импульсы с выхода Формирователя 7, пройдя элемент ИЛИ 40, не пройдут далее на выход элемента И 34 и не установят пятый триггер регистра 16 памяти в единичное состояние. В любом другом случае, когда число пар.склеивающихся наборов, на которых Функция принимает одинаковые значения, отличается от чисел О и 2 -1, ца выходе элемента ИЛИ 33 будет сформирсзан потенциал логической "1", разрешающий прохождение импуль"са с выхода элемента ИЛИ 40 на вход установки единицы пятого триггера регистра 16 памяти, который установится в единичное состояние,фиксируемое на выходе 29 устройства и свидетельствующее о нелинейносги анализируемой логической Функции. Пройдя элемент задержки 32, имульсы с выхода элемента ИЛИ 40 произведут уста новку в начальное нулевое состояние счетчика 17, подготавливая его к работе по следующей переменной.Аналогично происходит работа устройства вплоть до коммутации и-го счетного триггера 4, при этом в регистре 9 сдвига через каждые 2-1 тактов происходит сдвиг логической единицы в сторону старших разрядов и заполнение младших разрядов логичес кими нулями. После того, как образованный из счетных триггеров 4 двоичный счетчик просчитает 2"-1 состояний с момента коммутации и-го триггера, на выходе (и) -го счетного триггера образуется отрицательный перепад напряжения, который после Формирования с помощью формирователя 6 импульсов проходит через подготовленный элемент И 15 и элемент ИЛИ 40 на вход элемента И 34, а через элемент 32 задержки - на вход установки нуля счетчика 17, а также на стоп-вход генера35 тора 18 тактов и останавливает его, при этом на выходе 30 появляется импульс окончания работы устройства, сигнализируя о том, что полученные.40 значения логической сигнатуры анализируемой логической функции могутбыть считаны из регистра 16 памяти и двоичного счетчика 48Таким образом, в предложенном45 устройстве определение ранга двоичной последовательности осуществляется в процессе ее ввода в два оперативных запоминающих блока, а определение набора свойств полноты осуществляется в процессе считывания50 информации из этих блоков путем проверки условий полноты последовательно для определенным образом выбранных пар наборов, причем определение свойств несозранения констант, совмещено по времени с первым тактом определения свойства несамодвойственности, для распознавания которого осуществляется перебор всех парпротивоположных наборов, а определение свойства немонотонности совмещено по времени с определением свойства нелинейности, для чего осуществляется перебор всех пар склеиваюищихся наборов. Поэтому через 2 + идП 1с 2 -1 = ,и + 2)2 тактов генератора 18 импульсов определение всехсвойств полноты анализируемой логической функции будет закончено, результат определения набора свойствполноты зафиксированв регистре 16памяти а ранга - в двоичном счетчике 48 и выдан сигнал окончания работы по выходу 30 устройства.Предложенное устройство позволяетвыявить в двоичных последоватсльнос-глх 100 Е ошибок нечетной кратности,.а также многие ошибки четцой кратности,Если считать, что неисправностимогут превратить любую двоичную последовательность в любую другую изчисла всех возможных заданной длины,то достоверность распознавания двоичной последовательности с помощьюданного устройства в среднем составляет величину5 2 - 15Более точно достоверность распознавания оказывается разной для различных последовательностей. Так, минимальной достоверностью, близкой квеличине+обладают одновременно немонотонные, нелинейные и несамодвойственные функмции, ранг которых равен 2 . В то же время имеются последовательности, достоверность распознавания которых близка к величине2(например, константы нуля и единицы) .Это позволяет реализовать метод терминального тестирования цифровых блоков, при котором из множества возможных контролирующих тестов выбирается тот, реакция проверяемого устройства на который обладает заданньми логическими свойствами (логической сигнатурой). Подбирая тест по логическим сигнатурам, можно значительно повысить достоверность контроля даже без изменения длины тестовой последовательности и глубины свертки выходных реакций, Так, например, реакцию любого комбинационного устройства на тривиальный тест, состоящий из 10 всех возможных наборов длины и, можно сделать монотонной путем простой перестановки тестовых наборов, поскольку монотонные функции могут обладать любым нз возможных рангов от 0 5 до 2.С помощью предложенного устройства можно проводить исследования влияния тех или иных неисправностей на характер выходных последовательнос тей контролируемых изделий, что необходимо для формирования адекватных реальных математических моделей неисправностей, использующихся при синтезе самих тестов. При этом ранг по каэывает количество единиц, а набор свойств полноты - распределение этих единиц в двоичных последовательностях.Преимуществом предложенного уст ройства является также то, что в логической сигнатуре многие комбинации логических свойств являются запрещенными. Например, из пяти свойств полноты возможны только 15 комбинаций.З 5 Можно показать также, что наборами свойств полноты В 14 и 22 обладают те и только те булевые функции, ранг которых равен соответственно 2 п. и О, а наборами свойств полноты Р 1,3, 10, 18, 25, 29 и 31 обладают только те булевые функции, ранг которых равен 2 -1. Зто служит дополинительным средством контроля эа работой. устройства в процессе его функционированияПри использовании предложенного устройства для целей контроля и поиска неисправностей предполагается, что длина анализируемой двойной последовательности равна 2" В случае, если эта длина не является степенью двойки, можно предусмотреть режим доэаполнення оперативных запоминающих блоков, например, константами нуля после каждого ввода информации в устройство, при этом очевидно, что емкость блоков должна быть рассчитана, исходя из максимальной длины анализируемой двоичной последовательности. Для удобства работы оператора по поиску неисправностей в цифровых блоках методом анализа формируемых в них двоичных последовательностей и просмотром логических сигнатур обратным кодом от неправильных к правильным целесообразно выходы 25- 29 устройства подключить к блоку индикации набора .свойств полноты, а выходы 51 - к блоку индикации ранга анализируемой логической функции, при этом указанные блоки (не показаны) осуществляют преобразование двоичного кода составных частей логической сигнатуры в двоично-десятич" ный код с последующей их индикацией в виде десятичных чисел.